JPH0697560B2

JPH0697560B2 - 半導体記憶装置

Info

Publication number: JPH0697560B2
Application number: JP62293518A
Authority: JP
Inventors: 知久和田; 健治穴見
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-11-19
Filing date: 1987-11-19
Publication date: 1994-11-30
Anticipated expiration: 2009-11-30
Also published as: JPH01134790A; US4907203A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、語構成が変更可能な半導体記憶装置に関す
るものである。

［従来の技術］第15図、第16図はそれぞれ1Mワード×１ビット構成およ
び256Kワード×４ビット構成のスタティックRAM（ラン
ダムアクセスメモリ）をパッケージに装着した状態のピ
ン配置の一例を示す図である。

第15図のスタティックRAMにおいて、ピン１〜ピン６、
ピン８〜ピン11、ピン17〜ピン20、ピン22〜ピン27はア
ドレス信号Ａが与えられるアドレス入力端子、ピン12は
データＱを出力するデータ出力端子である。ピン13は読
出書込コントロール信号が与えられる読出書込コント
ロール端子である。読出書込コントロール信号は、
「Ｌ」レベルのとき書込を示し、「Ｈ」レベルのとき読
出を示す。ピン14は電源電位V_SS（通常0V）が与えられ
る接地端子、ピン15はチップセレクト信号▲▼が与
えられるチップセレクト端子である。チップセレクト信
号▲▼は「Ｌ」レベルのとき選択状態、「Ｈ」レベ
ルのとき非選択状態またはスタンドバイ状態を示す。ピ
ン16はデータＤを入力するデータ入力端子、ピン28は電
源電位V_CC（通常5V）が与えられる電源端子である。ピ
ン７およびピン21は未接続の端子である。

第16図のスタティックRAMにおいては、ピン12がアドレ
ス信号入力端子、ピン13がチップセレクト端子、ピン15
が書込読出コントロール端子、ピン16〜19がデータを入
力しまたは出力するデータ入出力端子となっており、他
のピンは第15図のスタティックRAMと同様である。

従来のスタティックRAMにおいては、1Mワード×１ビッ
トや256Kワード×４ビットのように語構成が異なると、
第15図および第16図に示すように、異なるピン配置を持
つ異なるデバイスとなっている。

ところで、上記のようなRAMをテストするとき、256Kワ
ード×４ビット構成のものにおいては、全アドレスを選
択するのに256Kのアドレスを選択する必要があり、1Mワ
ード×１ビット構成のものにおいては、1Mのアドレスを
選択する必要がある。1Mワード×１ビット構成のRAMの
テスト時間は、256Kワード×４ビット構成のRAMのテス
ト時間に比べ、マーチ、チェッカーボードなどのＮパタ
ーンと称されるテストパターンにおいては４倍となり、
ギャロッピング等のN²パターンと称されるテストパター
ンにおいては16倍になる。このように、1Mワード×１ビ
ット構成のRAMと256Kワード×４ビット構成のRAMとはメ
モリ容量は同じ1Mビットであっても、語構成の違いによ
りテスト時間が異なる。

なお、アルミ工程のフォトマスクを交換することにより
256K×1/64K×４の語構成の変更を行なうことが“25−n
s 256K×1/64K×４ CMOS SRAM′s" IEEE Journal
of Solid State Circuits, vol.SC−21,No.5,Oct
ober 1986,pp.686−691に記載されている。また、メモ
リセルをグループ化してテスト時間を短縮することが特
開昭61−39300号公報に記載されている。

［発明が解決しようとする問題点］従来の半導体記憶装置は以上のように構成されているの
で、同じメモリ容量のデバイスでも、語構成の違いによ
りテスト時間が大きく変化し、特に1Mワード×１ビット
構成の半導体記憶装置のように１ビット構成のものは最
も大きなテスト時間を必要とした。

また、語構成の異なる半導体記憶装置は異なるデバイス
として形成されているため、半導体記憶装置の語構成を
変更するためには異なるデバイスに取替える必要があっ
た。

この発明の主たる目的は、語構成の変更が可能な半導体
記憶装置を得ることである。

［問題点を解決するための手段］上記の目的を達成するためにこの発明に係る半導体記憶
装置は、半導体チップと、半導体チップ上に形成された
複数のメモリセルと、半導体チップ上に形成されかつデ
ータおよびアドレス信号が与えられる複数の端子と、第
１の処理手段と、第２の処理手段と、半導体チップ上に
形成されかつ切換信号を発生する切換信号発生手段と、
信号切換手段を備えている。第１の処理手段は、半導体
チップ上に形成され、かつ複数の端子のいくつかを介し
てアドレス信号が与えられる第１の数のアドレス入力部
とデータが与えられる第２の数のデータ受部とを有し、
アドレス入力部に与えられる信号に応じて複数のメモリ
セルのうち第２の数のメモリセルを選択し、その選択し
たメモリセルにデータ受部に与えられるデータを書込む
かまたはその選択したメモリセルに記憶されているデー
タをデータ受部に読出すものである。第２の処置手段
は、半導体チップ上に形成され、かつ複数の端子のいく
つかを介してアドレス信号が与えられる第３の数のアド
レス入力部とデータが与えられる第４の数のデータ受部
とを有し、アドレス入力部に与えられるアドレス信号に
応じて複数のメモリセルのうち第４の数のメモリセルを
選択し、その選択したメモリセルにデータ受部に与えら
れるデータを書込むかまたはその選択したメモリセルに
記憶されているデータをデータ受部に読出すものであ
る。信号切換手段は、半導体チップ上に形成され、かつ
切換信号発生手段により発生された切換信号の第１の状
態に応答して第１の処理手段のアドレス入力部およびデ
ータ受部を複数の端子のうちの所定の端子に結合させ、
切換信号発生手段により発生された切換信号の第２の状
態に応答して第２の処理手段のアドレス入力部よびデー
タ受部を複数の端子のうちの所定の端子に結合させるも
のである。複数の端子のうちいくつかは、データを受け
るためおよびアドレス信号を受けるために共用される。

［作用］この発明に係る半導体記憶装置においては、切換信号発
生手段により発生される切換信号が第１の状態の場合に
は第２の数のデータ受部によりデータの入出力が行なわ
れ、切換信号発生手段により発生される切換信号が第２
の状態の場合には第４の数のデータ受部によりデータの
入出力が行なわれる。したがって、切換信号により語構
成を変更することができるので、テスト時間の短縮が可
能となる。

［実施例］以下、この発明の実施例を図面を用いて説明する。

第１図はこの発明の一実施例による半導体記憶装置をパ
ッケージに装着した状態のピン配置を示す図である。

この半導体記憶装置は、1Mワード×１ビット構成と256K
ワード×４ビット構成とに変更可能になっている。ピン
１〜ピン６、ピン８〜ピン11、ピン20、ピン22〜ピン27
には、1Mワード×１ビット構成時（以下、×１構成時と
いう）および256Kワード×４ビット構成時（以下、×４
構成時という）ともにアドレス信号Ａが与えられる。ピ
ン14には、×１構成時および×４構成時ともに接地電位
V_SS（通常0V）が与えられ、ピン28には、×１構成時お
よび×４構成時ともに電源電位V_CC（通常5V）が与えら
れる。ピン12には、×１構成時にデータＱが出力され、
×４構成時にはアドレス信号Ａが与えられる。ピン13に
は、×１構成時に書込読出コントロール信号が与えら
れ、×４構成時にチップセレクト信号▲▼が与えら
れる。ピン15には×１構成時にチップセレクト信号▲
▼が与えられ、×４構成時に書込読出コントロール信
号が与えられる。ピン16には、×１構成時にデータＤ
が与えられ、×４構成時にデータＤが与えられるかまた
はデータＱが出力される。ピン17〜ピン19には、×１構
成時にアドレス信号Ａが与えられ、×４構成時にデータ
Ｄが与えられるかまたはデータＱが出力される。ピン21
には、×１構成時および×４構成時ともに切換信号B1/
▲▼が与えられる。

この半導体記憶装置においては、切換信号B1/▲▼
が「Ｌ」レベルのとき×４構成となり、切換信号B1/▲
▼が「Ｈ」レベルのとき×１構成となるように、各
ピンの機能が切換えられる。

なお、この実施例の半導体記憶装置においては、以下に
示す回路が同一の半導体チップ上に形成され、その半導
体チップ上の複数のパッドがボンディングワイヤにより
第１図のパッケージのピン１〜28に接続されている。

第2A図および第2B図はピン12,13,15,16およびピン17〜1
9の機能を切換えるための手段を示すブロック図であ
る。

第2A図および第2B図において、パッド12p,13p,15p,16p,
17p,18p,および19pはそれぞれ第１図のピン12,13,15,1
6,17,18,および19に接続されている。

パッド12pにはアドレス入力バッファ31およびデータ出
力バッファ32が接続されており、これらには切換信号B1
/▲▼およびその反転信号である反転切換信号B4/▲
▼が与えられる。切換信号B1/▲▼が「Ｌ」レ
ベルのときには、パッド12pに与えられるアドレス信号
Ａがアドレス入力バッファ31を介して内部回路に伝達さ
れ、切換信号B1/▲▼が「Ｈ」レベルのときには、
内部回路から与えられるデータＱがデータ出力バッファ
32を介してパッド12pに伝達される。

パッド13pおよびパッド15pにはそれぞれ入力初段33が接
続されており、これらの入力初段33の２つの出力にはCS
バッファ34およびWEバッファ35が接続されている。これ
らの入力初段33にはそれぞれ切換信号B1/▲▼およ
び反転切換信号B4/▲▼が与えられる。切換信号B1/
▲▼が「Ｌ」レベルのときには、パッド13pに与え
られるチップセレクト信号▲▼が入力初段33を介し
てCSバッファ34に与えられ、そのチップセレクト信号▲
▼はさらに内部回路に伝達され、かつ、パッド15p
に与えられる書込読出コントロール信号が入力初段33
を介してWEバッファ35に与えられ、その書込読出コント
ロール信号はさらに内部回路に伝達される。切換信号
B1/▲▼が「Ｈ」レベルのときには、逆に、パッド1
3pに与えられる書込読出コントロール信号が入力初段
33およびWEバッファ35を介して内部回路に伝達され、パ
ッド15pに与えられるチップセレクト信号▲▼が入
力初段33およびCSバッファ34を介して内部回路に伝達さ
れる。

パッド16pには、×１構成用のデータ入力バッファ37、
×４構成用のデータ入力バッファ36およびデータ出力バ
ッファ32が接続されており、これらには切換信号B1/▲
▼および反転切換信号B4/▲▼が与えられる、
切換信号B1/▲▼が「Ｌ」レベルのときには、パッ
ド16pに与えられるデータＤが×４構成用のデータ入力
バッファ36を介して内部回路に伝達されるかまたは内部
回路から与えられるデータＱがデータ出力バッファ32を
介してパッド16pに伝達される。切換信号B1/▲▼が
「Ｈ」レベルのときには、パッド16pに与えられるデー
タＤが×１構成用のデータ入力バッファ37を介して内部
回路に伝達される。

パッド17pには、アドレス入力バッファ31、データ入力
バッファ36およびデータ出力バッファ32が接続されてお
り、これらには切換信号B1/▲▼および反転切換信
号B4/▲▼が与えられる。切換信号B1/▲▼が
「Ｌ」レベルのときには、パッド17pに与えられるデー
タＤがデータ入力バッファ36を介して内部回路に伝達さ
れるかまたは内部回路から与えられるデータＱがデータ
出力バッファ32を介してパッド17pに伝達される。切換
信号B1/▲▼が「Ｈ」レベルのときには、パッド17p
に与えられるアドレス信号Ａがアドレス入力バッファ31
を介して内部回路に伝達される。

なお、パッド18pおよびパッド19pに接続される回路はパ
ッド17pと同様である。

第３図は、第2A図および第2B図のアドレス信号入力バッ
ファ31の回路図である。

このアドレス信号入力バッファ31は、ｎチャネルトラン
ジスタN1,N2,N3、ｐチャネルトランジスタP1,P2,P3,P4
およびNOR回路38により構成されている。NOR回路38の一
方の入力端子には、アドレス信号Ａが与えられ、他方の
入力端子にはチップセレクト信号▲▼がトランジ
スタN1,P1により構成されるトランスファゲートを通し
て与えられる。チップセレクト信号▲▼は、外部
から与えられるチップセレクト信号▲▼に応答して
チップ内部で発生される信号である。また、第１のコン
トロール信号Ｅは、「Ｈ」レベルのときアドレス信号入
力バッファ31を活性化し、「Ｌ」レベルのとき非活性化
する信号である。また、第２のコントロール信号は第
１のコントロール信号Ｅの反転信号である。これらの第
１および第２のコントロール信号E,は、切換信号B1/
▲▼および反転切換信号B4/▲▼のいずれかに
結合されている。第１のコントロール信号Ｅが「Ｌ」レ
ベルのとき第２のコントロール信号は「Ｈ」レベルと
なるので、トランジスタN1,P1がオフし、トランジスタP
2がオンする。これにより、NOR回路38の他方の入力端子
に「Ｈ」レベルの信号が与えられるので、その出力が
「Ｌ」レベルに固定される。すなわち、NOR回路38の出
力はアドレス信号Ａに左右されない。このとき、トラン
ジスタN2,P4はオフするので、内部回路に接続されるノ
ードａはフローティング状態となる。

第４図は、第2A図の入力初段33の回路図である。

この入力初段33は、NOR回路39、ｎチャネルトランジス
タN4,N5,N6,N7およびｐチャネルトランジスタP5,P6,P7,
P8により構成されている。NOR回路39の一方の入力端子
には、チップセレクト信号▲▼または書込読出コン
トロール信号が与えられ、他方の入力端子には、第３
図のように▲▼等のチップ内部の信号または固定
電位が与えられる。第１のセレクト信号E1/▲▼お
よび第２のセレクト信号E2/▲▼は互いに相補な信
号であり、切換信号B1/▲▼および反転切換信号B4/
▲▼のいずれかに結合されている。第１のセレクト
信号E1/▲▼が「Ｈ」レベルのときは、トランジス
タN6,P8がオンし、トランジスタN4,P6がオフするので、
ノードｂにはNOR回路39の出力の反転信号が導出され、
ノードｃはフローティング状態となる。第１のセレクト
信号E1/▲▼が「Ｌ」レベルのときは、ノードｂが
フローティング状態となり、ノードｃにはNOR回路39の
出力の反転信号が導出される。したがって、第１のセレ
クト信号E1/▲▼および第２のセレクト信号E2/▲
▼に応じてNOR回路39の出力の反転信号がノードｂま
たはノードｃに導出される。

第５図は、第2A図および第2B図の×４構成用データ入力
バッファ36の回路図である。

この×４構成用データ入力バッファ36は、NOR回路40、
インバータ41,42、ｎチャネルトランジスタN8,N9,N10お
よびｐチャネルトランジスタP9,P10,P11,P12により構成
されている。NOR回路40の一方の入力端子にはパッド16p
を介してデータＤが与えられ、他方の入力端子にはトラ
ンジスタN8,P9により構成されるトランスファゲートを
介してチップセレクト信号▲▼が入力される。切
換信号B1/▲▼と反転切換信号▲▼/B4とは互い
に相補な信号であり、切換信号B1/▲▼は「Ｈ」レ
ベルのとき×１構成と対応し、「Ｌ」レベルのとき×４
構成と対応する。切換信号B1/▲▼が「Ｈ」レベル
のとき反転切換信号▲▼/B4は「Ｌ」レベルである
ので、トランジスタN8,P9,N9,P12はオフし、トランジス
タP10はオンする。したがって、NOR回路40の出力は
「Ｌ」レベルに固定され、また、ノードｄからのバッフ
ァ出力WDはフローティング状態となる。逆に、切換信号
B1/▲▼が「Ｌ」レベルのとき、反転切換信号▲
▼/B4は「Ｈ」レベルとなるので、トランジスタN8,P
9,N9,P12はオンし、トランジスタP10はオフする。これ
により、NOR回路40の出力はデータ入力の変化に応じて
変化するようになり、バッファ出力WDもこれに追随する
ようになる。すなわち、この×４構成用データ入力バッ
ファ36は切換信号B1/▲▼が「Ｌ」レベルのときの
み活性化する。この×４構成用データ入力バッファ36は
チップ内に４個設けられており、×４構成時には４つの
バッファ出力WDが得られる。

第６図は、第2A図の×１構成用データ入力バッファ37の
回路図である。

この×１構成用データ入力バッファ37は、×４構成用デ
ータ入力バッファ36と同様に、NOR回路43、インバータ4
4,45、ｎチャネルトランジスタN11〜N19およびｐチャネ
ルトランジスタP13〜P22により構成されている。この×
１構成用データ入力バッファ37が×１構成用データ入力
バッファ36と異なるのは、切換信号B1/▲▼と反転
切換信号▲▼/B4が互いに逆に接続されており、か
つインバータ45の出力からノードe,f,g,hに４つのバッ
ファ出力WD1,WD2,WD3,WD4が得られることである。この
×１構成用データ入力バッファ37は、切換信号B1/▲
▼が「Ｈ」レベルすなわち×１構成時に活性化する。

第７図は第2A図および第2B図のデータ出力バッファ32の
回路図である。

このデータ出力バッファ32は、インバータ46、NOR回路4
7、NAND回路48、ｎチャネルトランジスタN20およびｐチ
ャネルトランジスタP23により構成されている。出力バ
ッファコントロール信号OEが「Ｌ」レベルのとき、NAND
回路48の出力は「Ｈ」レベル、NOR回路47の出力は
「Ｌ」レベルとなり、トランジスタN20,P23はオフす
る。したがって、ノードｉはフローティング状態すなわ
ち高インピーダンス状態となる。逆に、出力バッファコ
ントロール信号OEが「Ｈ」レベルのとき、メモリセルか
ら与えられるデータRDAがNAND回路48およびNOR回路47に
より反転されてトランジスタP23,N20のゲートに伝達さ
れる。これにより、ノードｉからの出力がデータRDAに
応じて変化する。なお、ノードｉはパッド12p,16p,17p,
18pまたは19pに接続される。×１構成用および×４構成
用とも同一のデータ出力バッファ32が使用されている
が、×１構成時には、×１構成用出力バッファ32に与え
られる出力バッファコントロール信号OEを「Ｈ」レベル
にしかつ×４構成用データ出力バッファ32に与えられる
出力バッファコントロール信号OEを「Ｌ」レベルにし、
×４構成時には、この逆にすることにより、×１構成時
と×４構成時とで活性化するデータ出力バッファ32を切
換えることができる。

第８図は、この実施例の半導体記憶装置の内部回路を示
すブロック図である。

メモリセルアレイ50は、複数行および複数列に配列され
た複数のメモリセルを含む。ロウデコーダ49は、複数の
アドレス入力バッファを介して与えられる複数のアドレ
ス信号RAに応じてメモリセルアレイ50の１行を選択する
ものである。コラムデコーダ51は、複数のアドレス入力
バッファを介して与えられる複数のアドレス信号CAに応
じてメモリセルアレイ50の４つの列を選択するものであ
る。４つのセンスアンプ52は、読出時に、ロウデコーダ
49およびコラムデコーダ51により選択された４つのメモ
リセルから読出されたデータを感知および増幅し、読出
データバスRD1〜RD4を介して信号切換回路54に与える。
信号切換回路54は、切換信号B1/▲▼および反転切
換信号B4/▲▼に応じて、×４構成または×１構成
に読出データバスの接続を切換える。×４構成時には、
読出データバスRD1〜RD4に読出された４つのデータは、
読出データバスRDA1〜RDA4を介して４つの×４構成時用
データ出力バッファ55に与えられる。×１構成時には、
セレクト信号▲▼〜▲▼に応じて読出
データバスRD1〜RD4のいずれかのデータが読出データバ
スRDAを介して×１構成時用のデータ出力バッファ56に
与えられる。セレクト信号▲▼〜▲▼
はアドレス信号Ａのうちの２ビットから発生されるもの
である。

書込時には、データは４つのデータ入力バッファ57また
は１つのデータ入力バッファ59に与えられる。×４構成
時には、４つのデータ入力バッファ57に与えられる４つ
のデータがそれぞれ書込データバスWD1〜WD4を介して４
つの書込回路53に入力される。これらの４つのデータ
は、ロウデコーダ49およびコラムデコーダ51により選択
される４つのメモリセルに書込まれる。×１構成時に
は、データ入力バッファ59に与えられるデータが４つの
書込データバスWD1〜WD4を介して４つの書込回路53に入
力される。そして、アドレス信号Ａのうちの２ビットに
より４つのデータのうちの１つが選択され、そのデータ
がロウデコーダ49およびコラムデコーダ51により選択さ
れたメモリセルに書込まれる。

第９図は、第８図の信号切換回路54の構成を示す回路図
である。

この信号切換回路54は、４つのNOR回路60、４つのイン
バータ61、ｎチャネルトランジスタN21〜N28およびｐチ
ャネルトランジスタP24〜P31からなる。トランジスタN2
1〜N28およびトランジスタP24〜P31は８つのトランスフ
ァゲートT1〜T8を構成している。４つのNOR回路60の一
方の入力端子には反転切換信号B4/▲▼が共通に与
えられる。４つのNOR回路60の他方の入力端子には、そ
れぞれセレクト信号▲▼〜▲▼が与え
られる。読出データバスRD1〜RD4はそれぞれトランスフ
ァゲートT1〜T4を介して読出データバスRDA1〜RDA4に接
続されている。また、読出データバスRD1〜RD4はそれぞ
れトランスファゲートT5〜T8を介して読出データバスRD
Aに共通に接続されている。トランスファゲートT1〜T4
の一方のゲートには反転切換信号B4/▲▼が与えら
れ、他方のゲートには切換信号B1/▲▼が与えられ
る。またトランスファゲートT5〜T8の一方のゲートには
それぞれ４つのNOR回路60の出力信号が与えられ、他方
のゲートにはそれぞれ４つのNOR回路60の出力信号をイ
ンバータ61により反転させた信号が与えられる。

切換信号B1/▲▼が「Ｌ」レベル、反転切換信号B4/
▲▼が「Ｈ」レベルのときには、トランジスタN21
〜N24およびトランジスタP24〜P27がオンし、またNOR回
路60の出力は「Ｌ」レベルとなるのでトランジスタN25
〜N28およびトランジスタP28およびP31がオフする。し
たがって、読出データバスRD1〜RD4はそれぞれトランジ
スタT1〜T4を介して読出データバスRDA1〜RDA4に接続さ
れる。

逆に、切換信号B1/▲▼が「Ｈ」レベル、反転切換
信号B4/▲▼が「Ｌ」レベルのときには、トランジ
スタN21〜N24およびトランジスタP24〜P27はオフする。
また、セレクト信号▲▼〜▲▼に応じ
てNOR回路60の１つの出力が「Ｈ」レベルとなり、トラ
ンスファゲートT5〜T8のうち１つがオンする。これによ
り、読出データバスRD1〜RD4のうち１つがトランスファ
ゲートを介して読出データバスRDAに接続される。

第10図は、この発明の他の実施例による半導体記憶装置
を示すブロック図である。

この半導体記憶装置は４つのメモリセルブロック50を備
えている。なお、第８図の実施例と同一または対応する
部分は同一の参照符号が付されている。各メモリセルア
レイブロック50には、第８図の実施例と同様に、コラム
デコーダ51を介して４つのセンスアンプ52および４つの
書込回路53が接続されている。４つのメモリセルアレイ
ブロック50の対応するセンスアンプ52はそれぞれ同一の
読出データバスRD1〜RD4に接続されている。４つのメモ
リセルアレイブロック50の対応する書込回路53はそれぞ
れ同一の書込データバスWD1〜WD4に接続されている。

この実施例においては、アドレス信号Ａのうちの２ビッ
トにより４つのメモリセルアレイブロック50のうち１つ
が選択される。その選択されたメモリセルブロック50の
センスアンプ52が活性化され、他のメモリセルアレイブ
ロック50のセンスアンプ52の出力は高インピーダンス状
態となる。

第11図は、切換信号発生回路の一例を示す図である。

この切換信号発生回路は２つのインバータ62および63に
より構成されており、パッド21pに与えられる切換信号B
1/▲▼がインバータ62により反転されて反転切換信
号B4/▲▼となり、さらにインバータ63により反転
されて切換信号B1/▲▼となる。パッド21pはボンデ
ィングワイヤによりパッケージのピン21に接続される。

この回路を用いると、外部からピン21に与えられる信号
によって語構成を変更することが可能となる。

第12図は、切換信号発生回路の他の例を示す図である。

この切換信号発生回路は、インバータ64,65,66,67、ｎ
チャネルトランジスタN29〜N31,N32（１）〜N32（ｎ）
およびｐチャネルトランジスタP31,P32により構成され
ている。入力端子I1は、チップをアセンブリするときに
ボンディングワイヤにより電源電位V_CCまたは接地電位V
_SSに結合される。入力端子I2は通常は開放されている。

たとえば、入力端子I1を実地電位V_SSに結合した場合、
トランジスタN31はオンしているので、インバータ66の
入力は「Ｌ」レベル、インバータ66の出力は「Ｈ」レベ
ル、インバータ67の出力は「Ｌ」レベルとなる。したが
って、トランジスタN30,P32がオンし、トランジスタN2
9,N31はオフする。これにより、出力ノードＯは「Ｌ」
レベルとなる。

ここで、入力端子I2に高電圧を与えると、インバータ66
の入力は「Ｈ」レベルとなり、インバータ66の出力は
「Ｌ」レベル、インバータ67の出力は「Ｈ」レベルとな
る。したがって、トランジスタN29,P31がオンし、トラ
ンジスタN30,P32はオフする。これにより、出力ノード
ｏは「Ｈ」レベルとなる。このように、この回路の出力
ノードｏの電位は通常は「Ｌ」レベルに固定されている
が、入力端子I2高電圧を印加することにより「Ｈ」レベ
ルに逆転される。

第12図の回路の入力端子I2をパッケージのピンに接続
し、この回路の出力ノードｏを第11図の回路のパッド21
pに接続すると、上記ピンが開放状態のときは、ボンデ
ィングに応じて×１構成又は×４構成のいずれかに固定
され、上記ピンに高電圧を印加することにより語構成が
切換えられる。

第13図は、この発明のさらに他の実施例による半導体記
憶装置を示すブロック図である。

この実施例が第10図の実施例と異なるのは、以下の点で
あ。各メモリセルアレイブロック50の４つのセンスアン
プ52に対応して共通に４つの排他的論理和（XOR）回路6
9が設けられている。４つのメモリセルアレイブロック5
0の対応するセンスアンプ52の出力はそれぞれ同一のXOR
回路69の異なる入力端子に入力されている。４つのXOR
回路69の出力はそれぞれ読出データバスRDA1〜RDA4に接
続されている。これらのXOR回路69はテストイネーブル
信号▲▼により活性状態および非活性状態に切換え
られる。また、各センスアンプ52と読出データバスRD1
〜RD4との間にはｎチャネルトランジスタN33〜N48が接
続されている。これらのトランジスタN33〜N48のゲート
にはテストイネーブル信号▲▼が共通に与えられ
る。さらに、信号切換回路68にも、テストイネーブル信
号▲▼が与えられる。テストイネーブル信号▲
▼が「Ｌ」レベルのときには信号切換回路68の出力は高
インピーダンス状態となる。

通常、テストイネーブル信号▲▼は「Ｈ」レベルに
されている。この場合、信号切換回路68が動作し、トラ
ンジスタN33〜N48はすべてオンするとともに、XOR回路6
9の出力はすべて高インピーダンス状態となる。このと
きの動作は第10図の実施例と同様である。

テストイネーブル信号▲▼が「Ｌ」レベルにされる
と、信号切換回路68の出力は高インピーダンス状態にな
り、かつトランジスタN33〜N48がすべてオフし、各メモ
リセルアレイブロック50の各センスアンプ52の出力が各
XOR回路69に入力される。

この実施例においては、４つのメモリセルアレイブロッ
ク50に同一のデータを書込み、それをセンスアンプ53を
介して読出し、この読出したデータが同一であるかどう
かをXOR回路69により判別することによって、４つのメ
モリセルアレイブロック50を同時にテストすることがで
きる。

このように、×１構成および×４構成の切換機能とテス
トモードとを同時に使用することによって、1Mワード×
１ビット構成の半導体記憶装置を64Kワード×４ビット
構成の半導体記憶装置と等価な時間でテストすることが
可能となり、テスト時間が1/16〜1/256に大幅に改善さ
れる。

第14図は、第13図の信号切換回路58の構成を示す回路図
である。

この信号切換回路68が第９図の信号切換回路54と異なる
のは以下の点である。トランスファゲートT1〜T4と読出
データバスRDA1〜RDA4との間にはｐチャネルトランジス
タP33〜P36およびｎチャネルトランジスタN49〜N52から
なるトランスファゲートT11〜T14が接続されている。ト
ランスファゲートT11〜T14の一方のゲートにはテストイ
ネーブル信号▲▼が与えられ、他方のゲートにはテ
ストイネーブル信号▲▼をインバータ70により反転
させた信号が与えられる。テストイネーブル信号▲
▼が「Ｈ」レベルのときは、トランジスタN49〜N52およ
びトランジスタP33〜P36がオンしているのでトランスフ
ァゲートT11〜T14は導通状態となる。逆にテストイネー
ブル信号▲▼が「Ｌ」レベルのとき、トランジスタ
N49〜N52およびトランジスタP33〜P36がオフするので、
トランスファゲートT11〜T14の出力ノードp,q,r,sは高
インピーダンス状態となる。

以上の実施例の半導体記憶装置によると、たとえば、×
４構成でメモリセルアレイにデータの書込を行ない、×
１構成でそのデータを読出すことも可能となり、メモリ
を使った応用機器に対して新機能を提供できるという利
点がある。

なお、上記実施例では、語構成の変更が第１図のピン21
に外部から与えられる切換信号B1/▲▼により行な
えるように構成されているが、第11図のパッド21pをチ
ップのアセンブリ時にボンディングにより電源電位V_CC
または接地電位V_SSに固定しておいてもよい。この場合
は、この半導体記憶装置は語構成の変更ができないデバ
イスとして出荷されるが、製品出荷前のテスト時に語構
成を切換えてテストすることによりテスト時間が短縮さ
れるという効果が得られる。

また、上記実施例では、語構成の異なる２つのデバイス
が同一ピン数のパッケージに装着されることを想定した
が、ピン数が異なる場合でもアセンブリ前のテスト段階
において同様の効果が得られる。

なお、上記実施例では、×１構成および×４構成に変更
可能な場合について説明したが、これに限らず、たとえ
ば×８構成および×９構成の変更あるいは×１構成、×
４構成および×８構成の３種の変更等でもよく、上記実
施例と同様の効果を奏する。

また、この実施例では1MビットのRAMの場合について説
明したが、他の記憶容量でもよく同様の効果が得られ
る。

さらに、この実施例では、スタティックRAMの場合につ
いて説明したが、それに限られず、他の記憶装置、たと
えばダイナミックRAM、ROM等でもよく、同様の効果が得
られる。

［発明の効果］以上のようにこの発明によれば、切換信号により語構成
が変更可能な半導体記憶装置が得られるので、テスト時
間を短縮することが可能となる。また、語構成の異なる
複数の半導体記憶装置が１つのデバイスにより置換えら
れるので、標準化に対して大きな利点がある。さらに、
書込時と読出時とで語構成の変更が可能であるので、半
導体メモリを用いた応用機器に対して新機能を提供する
ことが可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体記憶装置のピ
ン配置を示す図、第2A図は第１図のピン12,13,15および
16の機能を切換えるための手段を示すブロック図、第2B
図は第１図のピン17〜19の機能を切換えるための手段を
示すブロック図、第３図は第2A図および第2B図における
アドレス入力バッファの回路図、第４図は第2A図におけ
る入力初段の回路図、第５図は第2A図および第2B図にお
ける×４構成用データ入力バッファの回路図、第６図は
第2A図における×１構成用データ入力バッファの回路
図、第７図は第2A図および第2B図におけるデータ出力バ
ッファの回路図、第８図は第１図の実施例の半導体記憶
装置の内部回路の構成を示すブロック図、第９図は第８
図における信号切換回路の回路図、第10図はこの発明の
他の実施例による半導体記憶装置の内部回路の構成を示
すブロック図、第11図は切換信号発生回路の一例を示す
回路図、第12図は切換信号発生回路の他の例を示す回路
図、第13図はこの発明のさらに他の実施例による半導体
記憶装置のテストモード機能を備えた内部回路の構成を
示すブロック図、第14図は第13図における信号切換回路
の回路図、第15図は1Mワード×１ビット構成の従来の半
導体記憶装置のピン配置を示す図、第16図は256Kワード
×４ット構成の従来の半導体記憶装置のピン配置を示す
図である。図において、１〜28はピン、12p,13p,15p,16p,17p,18p,
19pはパッド、31はアドレス入力バッファ、32はデータ
出力バッファ、33は入力初段、34はCSバッファ、35はWE
バッファ、36は×４構成用データ入力バッファ、37は×
１構成用データ入力バッファ、49はロウデコーダ、50は
メモリセルアレイ、51はコラムデコーダ、52はセンスア
ンプ、53は書込回路、54,68は信号切換回路、55は×４
構成用データ出力バッファ、56は×１構成用データ出力
バッファ、57は×４構成用データ入力バッファ、59は×
１構成用データ入力バッファである。なお、各図中、同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】半導体チップ、前記半導体チップ上に形成された複数のメモリセル、前記半導体チップ上に形成され、かつデータおよびアド
レス信号が与えられる複数の端子、前記半導体チップ上に形成され、かつ前記複数の端子の
いくつかを介してアドレス信号が与えられる第１の数の
アドレス入力部とデータが与えられる第２の数のデータ
受部とを有し、前記アドレス入力部に与えられるアドレ
ス信号に応じて前記複数のメモリセルのうち前記第２の
数のメモリセルを選択し、その選択したメモリセルに前
記データ受部に与えられるデータを書込むかまたはその
選択したメモリセルに記憶されているデータを前記デー
タ受部に読出す第１の処理手段、前記半導体チップ上に形成され、かつ前記複数の端子の
いくつかを介してアドレス信号が与えられる第３の数の
アドレス入力部とデータが与えられる第４の数のデータ
受部とを有し、前記アドレス入力部に与えられるアドレ
ス信号に応じて前記複数のメモリセルのうち前記第４の
数のメモリセルを選択し、その選択したメモリセルに前
記データ受部に与えられるデータを書込むかまたはその
選択したメモリセルに記憶されているデータを前記デー
タ受部に読出す第２の処理手段、前記半導体チップ上に形成され、かつ切換信号を発生す
る切換信号発生手段、および前記半導体チップ上に形成され、かつ前記切換信号発生
手段により発生された前記切換信号の第１の状態に応答
して前記第１の処理手段の前記アドレス入力部および前
記データ受部を前記複数の端子のうちの所定の端子に結
合させ、前記切換信号発生手段により発生された前記切
換信号の第２の状態に応答して前記第２の処理手段の前
記アドレス入力部および前記データ受部を前記複数の端
子のうちの所定の端子に結合させる信号切換手段を備
え、前記複数の端子のうちいくつかは、データを受けるため
およびアドレス信号を受けるために共用される、半導体
記憶装置。
【請求項２】前記半導体チップが装着されるパッケージ
をさらに備え、前記パッケージは複数の外部端子を備
え、前記半導体チップ上に形成された前記各端子はボン
ディングワイヤにより前記複数の外部端子のいずれかに
接続される特許請求の範囲第１項記載の半導体記憶装
置。
【請求項３】前記パッケージは、前記切換信号発生手段
にボンディングワイヤにより接続された切換信号用外部
端子をさらに備え、前記切換信号発生手段は前記切換信
号用外部端子に与えられる信号に応じて前記切換信号を
発生する特許請求の範囲第２項記載の半導体記憶装置。
【請求項４】低論理レベルまたは高論理レベルに固定さ
れた信号が与えられる信号端子をさらに備え、前記切換
信号発生手段は前記信号端子にボンディングワイヤによ
り接続され、前記切換信号発生手段により発生される前
記切換信号は前記信号端子の論理レベルに応じた論理レ
ベルに固定される特許請求の範囲第２項記載の半導体記
憶装置。
【請求項５】前記切換信号発生手段にボンディングワイ
ヤにより結合される切換信号端子をさらに備え、前記切
換信号発生手段から発生される前記切換信号の論理レベ
ルは前記切換信号端子に所定のレベルの信号を与えるこ
とにより変更可能である特許請求の範囲第４項記載の半
導体記憶装置。
【請求項６】前記複数のメモリセルは複数のブロックに
分割されており、前記複数の端子のいくつかに与えられる前記アドレス信
号に応じて前記各ブロックにおいて所定の数のメモリセ
ルを同時に選択し、各ブロックにおいて選択したメモリ
セルに前記複数の端子のいくつかに与えられる同じデー
タを同時に書込み、前記複数の端子のいくつかに与えら
れる前記アドレス信号に応じて前記各ブロックにおいて
所定の数のメモリセルを同時に選択し、その選択したメ
モリセルから同時にデータを読出し、その読出した複数
のデータが予め定めた論理関係になっているか否かを判
別する手段をさらに備える特許請求の範囲第１項ないし
第５項のいずれかに記載の半導体記憶装置。
【請求項７】前記複数のメモリセルにより構成される記
憶容量は1Mビット以上である特許請求の範囲第１項ない
し第６項のいずれかに記載の半導体記憶装置。
【請求項８】前記第２の数は１であり、前記第４の数は
４である特許請求の範囲第１項ないし第７項のいずれか
に記載の半導体記憶装置。
【請求項９】前記複数のメモリセルはスタティック型の
メモリセルである特許請求の範囲第１項ないし第８項の
いずれかに記載の半導体記憶装置。