JPH04212784A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、より特定的には、使用環境に応じてモードの切換が
可能な半導体記憶装置に関する。

【０００２】

【従来の技術】図５は、特開昭６１−１９０７８６号公
報に示された従来の一般的なＳＲＡＭ（スタティックラ
ンダムアクセスメモリ）の一部分の構成を示す図である
。なお、この図５は、一例として、４行４列のＳＲＡＭ
の構成を示している。図において、Ｘデコーダ１はＸア
ドレスが入力されると、ワード線駆動回路２におけるＮ
ＯＲゲート２ａ〜２ｄのいずれか１つを活性化する信号
を出力する。ＮＯＲゲート２ａ〜２ｄの出力は、それぞ
れ、ワード線３ａ〜３ｄに与えられる。Ｙデコーダ４は
、Ｙアドレスが入力されると、ビット線駆動回路５にお
けるＮＯＲゲート５ａ〜５ｄのいずれか１つを活性化す
る信号を出力する。平行に配置されたワード線３ａ〜３
ｄと交差するように、４組のビット線対６ａ，６ｂ〜９
ａ，９ｂが設けられる。ワード線とビット線対との各交
点には、メモリセルＭＣ００，ＭＣ０１，…ＭＣ３３が
設けられる。これら各メモリセルには、たとえば図６に
示す高抵抗負荷型メモリセルや、図７に示すＣＭＯＳ型
メモリセルが用いられる。ビット線対６ａ，６ｂは、ビ
ット線負荷トランジスタ１０ａ，１０ｂを介して第１の
電源１５に接続されるとともに、トランスファーゲート
１６ａ，１６ｂを介してＩ／Ｏ線対２０ａ，２０ｂに接
続される。ビット線対７ａ，７ｂは、ビット線負荷トラ
ンジスタ１１ａ，１１ｂを介して第１の電源１５に接続
されるとともに、トランスファーゲート１７ａ，１７ｂ
を介してＩ／Ｏ線対２０ａ，２０ｂに接続される。ビッ
ト線対８ａ，８ｂは、ビット線負荷トランジスタ１２ａ
，１２ｂを介して第１の電源１５に接続されるとともに
、トランスファーゲート１８ａ，１８ｂを介してＩ／Ｏ
線対２０ａ，２０ｂに接続される。ビット線対９ａ，９
ｂは、ビット線負荷トランジスタ１３ａ，１３ｂを介し
て第１の電源１５に接続されるとともに、トランスファ
ーゲート１９ａ，１９ｂを介してＩ／Ｏ線対２０ａ，２
０ｂに接続される。ビット線駆動回路５におけるＮＯＲ
ゲート５ａの出力はトランスファーゲート１６ａ，１６
ｂのゲートに与えられ、ＮＯＲゲート５ｂの出力はトラ
ンスファーゲート１７ａ，１７ｂのゲートに与えられ、
ＮＯＲゲート５ｃの出力はトランスファーゲート１８ａ
，１８ｂのゲートに与えられ、ＮＯＲゲート５ｄの出力
はトランスファーゲート１９ａ，１９ｂのゲートに与え
られる。

【０００３】ローカルセンスアンプ２１は、Ｉ／Ｏ線２
０ａ，２０ｂの電位差を増幅して電流信号として出力す
る電流出力型の差動増幅器であり、ローカルセンスアン
プ選択回路２２の出力を受けて活性化される。このロー
カルセンスアンプ２１は、トランジスタ２１ａ，２１ｂ
および２１ｃによって構成されている。Ｉ／Ｏ線２０ａ
，２０ｂは、それぞれ、トランジスタ２１ａ，２１ｂの
ベースに接続されている。トランジスタ２１ａ，２１ｂ
のエミッタは、トランジスタ２１ｃを介して第２の電源
３０に接続されている。トランジスタ２１ｃのゲートに
は、ローカルセンスアンプ選択回路２２の出力が与えら
れる。トランジスタ２１ａ，２１ｂのコレクタは、それ
ぞれ、読出しデータバス２３ａ，２３ｂに接続される。

【０００４】書込みドライバ２９は、書込みアンプ３１
の出力３２ａ，３２ｂに応答して、Ｉ／Ｏ線２０ａ，２
０ｂのいずれか一方をハイレベルに、いずれか他方をロ
ーレベルにする回路である。この書込みドライバ２９は
、トランジスタ２５〜２８によって構成されている。 トランジスタ２５は、ドレインが第１の電源１５に接続
され、ソースがＩ／Ｏ線２０ａに接続されている。トラ
ンジスタ２６は、ドレインがＩ／Ｏ線２０ａに接続され
、ソースが第２の電源３０に接続されている。トランジ
スタ２７は、ドレインが第１の電源１５に接続され、ソ
ースがＩ／Ｏ線２０ｂに接続されている。トランジスタ
２８は、ドレインがＩ／Ｏ線２０ｂに接続され、ソース
が第２の電源３０に接続されている。なお、書込みアン
プ３１の出力３２ａがトランジスタ２５および２８のゲ
ートに与えられ、出力３２ｂがトランジスタ２６および
２７のゲートに与えられている。

【０００５】クランプ電位発生回路３３は、読出しデー
タバス２３ａ，２３ｂの電位をクランプするためのトラ
ンジスタ４０ａ，４０ｂに対する制御電位を発生する回
路である。このクランプ電位発生回路３３は、ダイオー
ド３４と、抵抗３６と、トランジスタ３７とによって構
成されている。ダイオード３４は、そのアノードが第１
の電源１５に接続されている。トランジスタ３７は、そ
のベースに端子３５を介して定電流発生用基準電位が印
加され、そのコレクタがダイオード３４のカソードに接
続され、そのエミッタが抵抗３６を介して第２の電源３
０に接続されている。

【０００６】メインセンスアンプ３８は、読出しデータ
バス２３ａ，２３ｂに流れる電流信号を増幅して電圧信
号に変換するための電圧出力型の増幅器である。このメ
インセンスアンプ３８は、一端が第１の電源１５に接続
された抵抗３９ａ，３９ｂと、ベースにクランプ電位発
生回路３３の出力が与えられ、エミッタがそれぞれ読出
しデータバス２３ａ，２３ｂに接続され、コレクタがそ
れぞれ抵抗３９ａ，３９ｂの他端に接続されたトランジ
スタ４０ａ，４０ｂとを備えている。なお、これらトラ
ンジスタ４０ａ，４０ｂは、読出しデータバス２３ａ，
２３ｂのクランプ用トランジスタとして用いられている
。さらに、メインセンスアンプ３８は、抵抗３９ａ，３
９ｂの出力がベースに入力されるエミッタフォロアトラ
ンジスタ４１ａ，４１ｂと、アノードがトランジスタ４
１ａ，４１ｂのエミッタに接続されたレベルシフト用ダ
イオード４２ａ，４２ｂと、トランジスタと抵抗とで定
電流源をなすように接続された電流源回路４３〜４６と
を備えている。

【０００７】上記メインセンスアンプ３８の出力は、Ｅ
ＣＬ（エミッタカップルドロジック）レベルで動作する
出力回路４７に与えられる。

【０００８】次に、図５に示す従来の半導体記憶装置の
動作について説明する。たとえば、メモリセルＭＣ００
を選択する場合には、Ｘデコーダ１からワード線駆動回
路２におけるＮＯＲゲート２ａの２つの入力に共にロー
レベルの信号が与えられる。応じて、ＮＯＲゲート２ａ
の出力がハイレベルとなり、その結果ワード線３ａがハ
イレベルになる。ワード線駆動回路２における他のＮＯ
Ｒゲート２ｂ〜２ｄには、それぞれの２入力の少なくと
も一方にハイレベルの信号が入力される。これによって
、他のワード線３ｂ〜３ｄはローレベルにされる。上記
動作により、ワード線３ａが選択される。ビット線の選
択も上記と同様に行なわれる。すなわち、ビット線駆動
回路５におけるＮＯＲゲート５ａの２つの入力に共にロ
ーレベルの信号が入力される。そのため、ＮＯＲゲート
５ａの出力がハイレベルになる。応じて、トランスファ
ーゲート１６ａ，１６ｂが導通し、ビット線対６ａ，６
ｂが選択される。

【０００９】図８は、図５からメモリセルＭＣ００およ
びそれに関連する読出し／書込み系を抜出して示した図
である。以下、この図８を参照して、選択されたメモリ
セルＭＣ００へのデータ信号の読出し／書込み動作につ
いて説明する。

【００１０】今、前提条件として、メモリセルＭＣ００
の内部ノードＮ１がハイレベルであり、ノードＮ２がロ
ーレベルであるとする。このとき、メモリセル内部のト
ランジスタＱ１は非導通状態にあり、トランジスタＱ２
は導通状態にある。

【００１１】読出しの場合には、書込みアンプ３１の出
力３２ａ，３２ｂは共にローレベルに固定されている。 ワード線３ａがハイレベルで選択された状態にある場合
には、メモリセルＭＣ００のトランスファーゲートＱ３
，Ｑ４は共に導通状態にある。たとえば、第１の電源１
５の電位をＧＮＤ（＝０Ｖ）、第２の電源３０の電位を
ＶＥＥとすると、ビット線６ａの電位ＶＢ１はＶＢ１＝
−ＶＬＳとなる。なお、ＶＬＳは、ビット線負荷トラン
ジスタ１０ａに電流が流れていないときの電圧降下分を
示している。また、ビット線６ｂの電位ＶＢ２はビット
線負荷トランジスタ１０ｂのオン抵抗によりΔＶだけ余
分に電圧が低下し、ＶＢ２＝−ΔＶ−ＶＬＳになる。 ここで、ΔＶは、ビット線振幅と呼ばれ、通常５０ｍＶ
〜５００ｍＶ程度であり、ビット線負荷トランジスタ１
０ａ，１０ｂの大きさにより調整される。このビット線
振幅はトランスファーゲート１６ａ，１６ｂを介してＩ
／Ｏ線２０ａ，２０ｂに現われる。

【００１２】上記ビット線振幅をローカルセンスアンプ
２１により増幅し、電流信号として読出しデータバス２
３ａ，２３ｂに出力する。より詳細に説明すると、この
とき、ビット線６ａがハイレベル、ビット線６ｂがロー
レベルであるので、Ｉ／Ｏ線２０ａがハイレベル、Ｉ／
Ｏ線２０ｂがローレベルになる。そのため、ローカルセ
ンスアンプ２１において、Ｉ／Ｏ線２０ａに接続された
トランジスタ２１ａが導通状態になり、Ｉ／Ｏ線２０ｂ
に接続されたトランジスタ２１ｂは非導通状態になる。 したがって、センスアンプ選択回路２２の出力によって
トランジスタ２１ｃがオンされたとき、読出しデータ線
２３ａにはセンス電流が流れ、反対に読出しデータ線２
３ｂには電流が流れない。

【００１３】読出しデータバス２３ａ，２３ｂの電位は
クランプ電位発生回路３３および読出しデータバスクラ
ンプトランジスタ４０ａ，４０ｂにより一定電位ＶＣＬ
にクランプされる。クランプ電位ＶＣＬは、クランプ電
位発生回路３３の出力電位−ＶＤと読出しデータバスク
ランプトランジスタ４０ａ，４０ｂのベース・エミッタ
間電圧ＶＢＥとにより定まる。具体的には、ＶＣＬ＝−
ＶＤ−ＶＢＥになる。

【００１４】読出しデータバスクランプトランジスタ４
０ａ，４０ｂにより読出しデータバス２３ａ，２３ｂの
電位が一定電位ＶＣＬにクランプされることにより、読
出し速度の高速化が図られている。この理由を、図９に
示す等価回路を参照して以下に説明する。

【００１５】通常、読出しデータバス２３ａ，２３ｂは
半導体チップの長辺または短辺に沿って配線されるため
、その配線容量Ｃはかなり大きなものとなる。また、多
数のローカルセンスアンプ２１が同一の読出しデータバ
スに接続されるためそのコレクタ容量も大きな値となる
。もし、仮に読出しデータバスクランプトランジスタ４
０ａ，４０ｂを用いないとした場合について考えてみる
と、抵抗３９ａ，３９ｂが読出しデータバス２３ａ，２
３ｂに直接接続されることになる。そのため抵抗３９ａ
，３９ｂに流れる電流に応じた電圧降下が読出しデータ
バス２３ａ，２３ｂの電位に影響を与え、読出しデータ
バス２３ａ，２３ｂの電位がローカルセンスアンプ２１
から出力される電流信号の大きさに応じて変動する。 たとえば、論理“０”の読出しデータに対応する読出し
データバス２３ａ，２３ｂの電位と論理“１”の読出し
データに対応する読出しデータバス２３ａ，２３ｂの電
位との差を０．５Ｖとすれば、読出しデータに応じて、
読出しデータバス２３ａ，２３ｂの電位を０．５Ｖの信
号振幅でスイッチングしなければならない。しかしなが
ら、読出しデータバス２３ａ，２３ｂは、前述したよう
に、大きな負荷容量Ｃを有しているので、この負荷容量
Ｃへの充放電に時間がかかり、読出しデータバス２３ａ
，２３ｂの電位を高速に変化させることができない。 その結果、出力電圧の変化が遅くなり、読出し速度が遅
くなる。一方、読出しデータバスクランプトランジスタ
４０ａ，４０ｂを用いた場合は、読出しデータバス２３
ａ，２３ｂの電位が一定の電位ＶＣＬに保たれるので、
負荷容量Ｃへの充放電がなくなり、出力電圧を高速に変
化させることができる。その結果、読出し速度が大幅に
速くなる。

【００１６】再び図８に戻って、メインセンスアンプ３
８では、読出しデータバスクランプトランジスタ４０ａ
を介してセンス電流が抵抗３９ａに流れる。そのため、
抵抗３９ａの出力は抵抗３９ｂの出力よりもセンス電流
分だけ電圧降下が大きくなり、トランジスタ４０ａから
はローレベルが出力される。

【００１７】抵抗３９ａ，３９ｂにおける電位差をエミ
ッタフォロアトランジスタ４１ａ，４１ｂおよびレベル
シフト用ダイオード４２ａ，４２ｂを介して、出力バッ
ファ４７に出力することによりメモリセルＭＣ００から
の読出し動作が終了する。

【００１８】一方、書込みの場合には、ビット線対の一
方のビット線の電位をハイレベルに引上げ、他方のビッ
ト線の電位をローレベルに引下げる。たとえば、メモリ
セルＭＣ００に反転データ（論理“０”のデータ）を書
込むには、書込みアンプ３１の出力３２ａをローレベル
に、出力３２ｂをハイレベルにして、書込みドライバ２
９のトランジスタ２５，２８を非導通状態に、トランジ
スタ２６，２７を導通状態にする。これによって、Ｉ／
Ｏ線２０ａがローレベルに、２０ｂがハイレベルになり
、応じてビット線６ａがローレベルに、６ｂがハイレベ
ルになる。その結果、メモリセルＭＣ００に反転データ
（論理“０”のデータ）が書込まれる。

【００１９】ところで、上記のような半導体記憶装置を
ユーザに提供する場合、メーカー側では、多品種の製品
を準備する必要がある。この理由について代表的なもの
を以下に説明する。まず、第１点目の理由は、入出力デ
ータのビット構成に対応して複数の品種を準備する必要
があるためである。半導体記憶装置が用いられるシステ
ムのビット構成が×Ｎ（Ｎは１以上の正の整数）の場合
、半導体記憶装置はＮビットずつデータを入力し、かつ
Ｎビットずつデータを出力できなければならない。入出
力データのビット構成が変われば、半導体記憶装置の入
出力データのピン数や内部回路の変更が要求される。 その結果、各ビット構成に適合するために、複数種類の
品種を準備しておく必要がある。次に、第２点目の理由
は、半導体チップが搭載されるパッケージの種類に応じ
て、複数種類の半導体記憶装置を準備しておく必要があ
るためである。図１０および図１１には、代表的な２種
類のパッケージが示されている。図１０に示すパッケー
ジＰＡ１は、ＤＩＰと呼ばれるもので、その長辺に沿っ
て入出力ピンが配置されている。したがって、パッケー
ジに搭載される半導体チップＳＵＣ１は、パッケージに
適合するように、その長辺に沿ってボンディングパッド
が配置されていなければならない。一方、図１１に示す
パッケージＰＡ２は、フラットパッケージと呼ばれるも
ので、その短辺に沿って入出力ピンが配置されている。 したがって、パッケージに搭載される半導体チップＳＵ
Ｃ２は、パッケージに適合するように、その短辺に沿っ
てボンディングパッドが配置されていなければならない
。このように、搭載されるパッケージの種類に応じて、
複数種類の半導体記憶装置を準備しておかなければなら
ない。次に、第３点目の理由は、用いられるシステムが
採用する動作モード（たとえば、ダイナミックＲＡＭで
はニブルモード、ページモードなど）に応じて複数種類
の半導体記憶装置を準備する必要があるためである。シ
ステムで採用する動作モードが変われば、半導体記憶装
置における入出力データのピンの位置も変更する必要が
ある。そのため、使用される動作モードに応じて、複数
種類の半導体記憶装置を準備しておく必要がある。

【００２０】上記のごとく、複数種類の半導体記憶装置
を作製しなければならないことは、メーカーにとって大
きな負担となる。たとえば、各種類の半導体記憶装置に
ついて設計を行なわなければならず、また各種類の半導
体記憶装置ごとに生産ラインを設けなければならない。 これらのことは、大量生産による製品価格の低減を阻害
し、ユーザ側に高価な製品を提供することになる。した
がって、メーカー側においては、最小限の労力で多品種
の製品を開発および製造し得ることが要望される。

【００２１】上記のような要望を満たすために、最近の
半導体装置では、同一の集積度のものに対して、半導体
チップ上に複数種類のボンディングパッドを配置してお
き、使用する環境に応じて半導体集積回路装置の内部回
路とボンディングパッドとの接続関係を切換えるように
したものがある。たとえば、図１２に示すように、半導
体チップＳＵＣ３の上には、ＤＩＰに適合するボンディ
ングパッドＢＰ１とフラットパッケージに適合するボン
ディングパッドＢＰ２とが設けられる。そして、半導体
チップＳＵＣ３がＤＩＰに搭載される場合は内部回路と
ボンディングパッドＢＰ１とが接続され、半導体チップ
ＳＵＣ３がフラットパッケージに搭載される場合は内部
回路とボンディングパッドＢＰ２とが接続される。これ
によって、同一の半導体記憶装置を複数の環境で使用す
ることができ、品種の増大に伴うメーカー側の負担を軽
減することができる。

【００２２】半導体記憶装置の内部回路とボンディング
パッドとの接続関係を切換える方法としては、従来では
、図１３および図１４に示すような方法がとられている
。

【００２３】図１３に示す方法は、複数種類のボンディ
ングパッドＢＰ１〜ＢＰｎと内部回路との接続関係を、
配線工程において切換えるものである。この方法は、マ
スタスライスと呼ばれている。

【００２４】図１４に示す方法は、複数種類のボンディ
ングパッドＢＰ１〜ＢＰｎと内部回路との間にスイッチ
、たとえばトランスファーゲートＴＧ１〜ＴＧｎを挿入
し、そのオン／オフによってボンディングパッドと内部
回路との接続関係を切換えるものである。この方法では
、トランスファーゲートＴＧ１〜ＴＧｎの切換制御信号
を外部から別のボンディングパッドに与えることで行な
われることが多く、ボンディングオプションと呼ばれて
いる。

【００２５】以上説明したようなマスタスライスあるい
はトランスファーゲートなどのスイッチによる切換方法
を、Ｂｉ−ＣＭＯＳのＳＲＡＭに適用した場合のより具
体的な技術を以下に説明する。

【００２６】最近の半導体記憶装置においては、集積度
の向上に伴って、たとえば特公昭６２−２８５１６号公
報に開示されるような分割ワード線技術を使用して、メ
モリセルアレイを複数のブロックに分割するのが一般的
構成となっている。メモリセルアレイを複数のブロック
に分割した場合、同一のＩ／Ｏ線対に接続されるビット
線対の数が少なくなり、アクセスタイムを高速化するこ
とができる。また、ビット構成の異なる半導体記憶装置
の設計変更を容易にする目的で、同一ブロックにローカ
ルセンスアンプを複数個（たとえば４〜１６個）配置し
て、これらの出力をマルチプレクスすることにより、半
導体記憶装置の内部におけるビット構成と異なるビット
構成のデータを入出力し得るといった構成がとられてい
る。

【００２７】図１５および図１６は、上述のようなブロ
ック分割およびローカルセンスアンプの分割が行なわれ
た半導体記憶装置の構成例を示したブロック図である。 これら図１５および図１６では、メモリセルアレイを２
ブロックに分割し、ローカルセンスアンプを各ブロック
に２個ずつ設けている。図１５は×１構成の半導体記憶
装置の一例であり、図１６は×２構成の半導体記憶装置
の一例である。

【００２８】図１５において、メモリセルアレイはワー
ド線分割により、第１ブロックＬと第２のブロックＲと
に分割されている。第１ブロックＬおよび第２ブロック
Ｒは、それぞれ２つのサブブロックを含んでいる。すな
わち、第１ブロックＬはサブブロック７０Ｌ１と７０Ｌ
２とを含んでおり、第２ブロックＲはサブブロック７０
Ｒ１と７０Ｒ２とを含んでいる。各サブブロック７０Ｌ
１，７０Ｌ２，７０Ｒ１，７０Ｒ２に関連して、ビット
線駆動回路５Ｌ１，５Ｌ２，５Ｒ１，５Ｒ２と、書込み
アンプ３１Ｌ１，３１Ｌ２，３１Ｒ１，３１Ｒ２とロー
カルセンスアンプ２１Ｌ１，２１Ｌ２，２１Ｒ１，２１
Ｒ２とが設けられている。Ｘアドレスデコーダ１は、外
部から入力されるＸアドレス信号をデコードしてそのデ
コード信号をワード線駆動回路２に与える。ワード線駆
動回路２は、Ｘアドレスデコーダ１からのデコード信号
に基づいて、第１ブロックＬおよび第２ブロックＲのい
ずれかにおける１本のワード線を駆動する。Ｙアドレス
デコーダ４は、外部から入力されるＹアドレス信号をデ
コードしてそのデコード信号をビット線駆動回路５Ｌ１
，５Ｌ２，５Ｒ１，５Ｒ２に与える。各ビット線駆動回
路は、Ｙアドレスデコーダ４からのデコード信号に基づ
いて、選択されたビット線対のトランスファーゲート（
図５参照）を開成する。読出し／書込み制御回路７３は
、書込みアンプ３１Ｌ１，３１Ｌ２，３１Ｒ１，３１Ｒ
２を選択的に駆動するとともに、ローカルセンスアンプ
２１Ｌ１，２１Ｌ２，２１Ｒ１，２１Ｒ２を選択的に駆
動する。デコード回路７８は、選択信号Ｄをデコードし
て、半導体記憶装置の書込み系および読出し系を、外部
×１／内部×２構成に対応させるための制御信号を出力
する。選択信号Ｄとしては、たとえばＹアドレスデコー
ダ４に与えられるＹアドレスの上位数ビットの信号が用
いられる。内部×２構成の場合は、Ｙアドレスの最上位
ビット（ＭＳＢ）が用いられる。そして、この場合、デ
コード回路７８は制御信号として、選択信号Ｄ，その反
転信号Ｄ！を出力する。なお、この明細書および図面に
おいて、！は反転を意味するものとする。この制御信号
Ｄ，Ｄ！は、デマルチプレクサ７９およびマルチプレク
サ８１に与えられる。デマルチプレクサ７９は、×１の
データ入力を、デコード回路７８からの制御信号Ｄ，Ｄ
！に基づいて、書込みデータバス７６１　および７６２
　のいずれかに振り分ける。書込みデータバス７６１　
は書込みアンプ３１Ｌ１および３１Ｒ１に接続される。 書込みデータバス７６２　は書込みアンプ３１Ｌ２およ
び３１Ｒ２に接続される。一方、ローカルセンスアンプ
２１Ｌ１および２１Ｒ１の出力は、読出しデータバス７
７１　を介してメインセンスアンプ３８１　に与えられ
る。また、ローカルセンスアンプ２１Ｌ２および２１Ｒ
２の出力は、読出しデータバス７７２　を介してメイン
センスアンプ３８２　に与えられる。マルチプレクサ８
１は、デコード回路７８からの制御信号Ｄ，Ｄ！に基づ
いて、メインセンスアンプ３８１　および３８２　の出
力をマルチプレクスして出力バッファ４７に与える。こ
の出力バッファ４７から×１のデータが出力される。

【００２９】図１５の半導体記憶装置においては、書込
み時において×１のデータがデマルチプレクサ７９に入
力されると、デマルチプレクサ７９はデコード回路７８
からの制御信号Ｄ，Ｄ！に基づいて入力データを書込み
データバス７６１　および７６２　のいずれか一方に振
り分ける。このとき、Ｘアドレスデコーダ１およびＹア
ドレスデコーダ４により、いずれかのサブブロックにお
ける１つのメモリセルが選択されている。そして、読出
し／書込み制御回路７３によってそのメモリセルの属す
るサブブロックに対応する書込みセンスアンプが選択的
に能動化されている。したがって、その選択的に能動化
された書込みアンプを介して×１の入力データが選択さ
れたメモリセルに書込まれる。

【００３０】一方、読出し時においては、Ｘアドレスデ
コーダ１およびＹアドレスデコーダ４によりいずれかの
サブブロックのメモリセルが選択されている。また、こ
の選択されたメモリセルの属するサブブロックに対応す
るローカルセンスアンプが読出し／書込み制御回路７３
によって選択的に能動化されている。したがって、選択
されたメモリセルから読出されたデータは、対応するロ
ーカルセンスアンプにおいて検知され、読出しデータバ
ス７７１　，７７２　のいずれかを介してメインセンス
アンプ３８１　，３８２　のいずれかに与えられる。こ
のとき、マルチプレクサ８１は、デコード回路７８から
の制御信号Ｄ，Ｄ！に基づいて、メインセンスアンプ３
８１　および３８２　のうち、選択されたメモリセルに
対応する側のメインセンスアンプの出力を選択して導出
するように切換えられている。

【００３１】図１６は、図１５の半導体記憶装置が×１
構成であったのに対し、×２構成の半導体記憶装置を示
している。なお、この図１６の半導体記憶装置の構成は
、以下の点を除いて図１５の半導体記憶装置と同様であ
り、相当する部分には同一の参照番号を付し、その説明
を省略する。

【００３２】図１６において、並列２ビットの入力デー
タは、それぞれ入力バッファ８３１　および８３２　を
介して書込みデータバス７６１　および７６２　に直接
与えられる。一方、読出しデータバス７７１　に読出さ
れたデータは、メインセンスアンプ３８１　′において
増幅された後、出力バッファ４７１　′を介して出力さ
れる。同様に、読出しデータバス７７２　に読出された
データは、メインセンスアンプ３８２　′において増幅
された後、出力バッファ４７２　′を介して出力される
。

【００３３】図１６に示す半導体記憶装置では、データ
の書込み時または読出し時において、メモリセルアレイ
の第１ブロックＬおよび第２ブロックＲのいずれか一方
が選択される。さらに、選択されたブロックに含まれる
２つのサブブロックから対応する２個のメモリセルが同
時に選択される。データ入力バッファ８３１　および８
３２　から同時に入力された２ビットのデータすなわち
×２の入力データは、上記の同時に選択された２個のメ
モリセルに同時に書込まれる。逆に、読出し時において
は、同時に選択された当該２個のメモリセルから読出さ
れたデータが、同時に読出しデータバス７７１　および
７７２　を介してメインセンスアンプ３８１　′および
３８２　′に与えられ、増幅される。

【００３４】従来、半導体記憶装置を、図１５に示すよ
うな×１の構成とするか、図１６に示すような×２の構
成とするかの変更は、マスクオプションにより実現され
る。すなわち、×１の構成および×２の構成のいずれに
も対応し得るすべて機能ブロックを１つのチップ上につ
くりこんでおく。そして、たとえば配線工程におけるマ
スクを換えることにより、×１構成および×２構成のい
ずれかを選択し得るようにしている。すなわち、前述し
たようなマスタスライス方式によりビット構成の変更を
行なっている。

【００３５】しかしながら、ビット構成の変更を、マス
クオプションすなわちマスタスライス方式により実現す
ると、種々の問題が生じる。第１の問題点は、マスタス
ライス方式では、配線工程において切換えを行なうため
、製造のためのマスクが同一工程に対して、複数組必要
となり、設計および製造コストが高価になることである
。第２の問題点は、製造完了後は、他のビット構成に転
用できないことである。

【００３６】これに対し、前述したようなボンディング
オプションにより切換えを行なう半導体記憶装置では、
製造完了後も複数種類の使用環境に転用が可能であると
いう利点がある。このような半導体記憶装置は、たとえ
ば米国特許第４，９０７，２０３に示されている。この
米国特許第４，９０７，２０３には、ＣＭＯＳのＳＲＡ
Ｍにおいて、読出しデータバスとボンディングパッドと
の接続関係を信号切換回路によって切換えることにより
、×１構成と×４構成との切換えを実現している。

【００３７】以下には、米国特許第４，９０７，２０３
に示された技術を、図１５および図１６に示すようなＢ
ｉ−ＣＭＯＳのＳＲＡＭに適用した場合に類推され得る
半導体記憶装置の構成を説明する。

【００３８】図１７は、米国特許第４，９０７，２０３
から類推され得るＢｉ−ＣＭＯＳのＳＲＡＭの構成を示
すブロック図である。この図１７に示す半導体記憶装置
は、×１構成と×２構成との切換えを、外部から制御し
得る構成となっている。そして、その構成の大部分は、
図１５および図１６に示す半導体記憶装置の構成を組合
わせたものとなっている。そのため、図１５および図１
６の半導体記憶装置と同様の構成の部分には同一の参照
番号を付し、適宜その説明を省略する。

【００３９】図１７において、×１構成と×２構成との
切換えを制御するための切換制御信号が外部からバッフ
ァ８６に与えられる。バッファ８６の出力は、データ入
力選択回路８７に与えられる。データ入力選択回路８７
は、バッファ８６からの切換制御信号に基づいて、デマ
ルチプレクサ７９から与えられる×１のデータ入力と入
力バッファ８３１　，８３２　から与えられる×２のデ
ータ入力とを選択的に切換えて書込みデータバス７６１
　７６２　に出力する。

【００４０】一方、読出しデータバス７７１　，７７２
　には、それぞれ、×１用のメインセンスアンプ１３８
１　，１３８２　と、×２用のメインセンスアンプ１３
８１　′，１３８２　′とが接続される。メインセンス
アンプ１３８１　，１３８２　，１３８１　′，１３８
２　′の入力段には、それぞれ、電流スイッチ手段５２
１　，５２２　，５２１　′，５２２　′が設けられて
いる。電流スイッチ手段５２１　′，５２２　′には、
信号線８９を介してバッファ８６からの切換制御信号が
そのまま与えられる。一方、電流スイッチ手段５２１　
，５２２には、バッファ８６からの切換制御信号がイン
バータ８８によって反転された後、信号線９０を介して
与えられる。これら電流スイッチ手段５２１　，５２２
　，５２１　′，５２２　′は、読出しデータバス７７
１　および７７２　と各センスアンプとの間の電流径路
の開閉を制御するためのものであり、そのオンオフは信
号線８９および９０を介して与えられる切換制御信号お
よびその反転信号によって制御される。また、×１用の
メインセンスアンプ１３８１　および１３８２　は、２
本の読出しデータバス７７１　および７７２　のデータ
をマルチプレクスする機能も有している。このマルチプ
レクスの機能は、デコード回路７８から与えられる制御
信号ＤおよびＤ！によって制御される。そのため、メイ
ンセンスアンプ１３８１　に制御信号Ｄが与えられ、メ
インセンスアンプ１３８２　に制御信号Ｄ！が与えられ
る。メインセンスアンプ１３８１　および１３８２　の
出力はワイアードＯＲされた後、出力バッファ４７を介
して出力される。

【００４１】図１８は、図１７の半導体記憶装置におけ
る特徴部分、すなわちメインセンスアンプ周辺の構成を
さらに詳細に示す回路図である。なお、この図１８は、
読出しデータバス７７１　に関連するメインセンスアン
プおよびその周辺の構成を示している。

【００４２】図１８において、読出しデータバス７７１
　には、ローカルセンスアンプ２１Ｌ１（または２１Ｒ
１）が接続されている。このローカルセンスアンプ２１
Ｌ１（または２１Ｒ１）の構成は、図５におけるローカ
ルセンスアンプ２１の構成と同様である。クランプ電位
発生回路１３３は、アノードが第１の電源１５に接続さ
れたダイオード３４と、端子３５を介してゲートに定電
流発生用基準電位が印加され、ドレインがダイオード３
４のカソードに接続され、ソースが第２の電源３０に接
続されたＮＭＯＳトランジスタ３７とによって構成され
ている。なお、トランジスタ３７は、定電流源を構成し
ている。×１用のメインセンスアンプ１３８１　は、電
流検出型のセンスアンプであり、電流スイッチ手段５２
１　におけるＰＭＯＳトランジスタ５２ａ，５２ｂを介
して読出しデータバス７７１　の２本の読出しデータ線
２３ａ，２３ｂに接続されている。

【００４３】さらに詳細に説明すると、メインセンスア
ンプ１３８１　は、ＰＭＯＳトランジスタ３９ａ，３９
ｂと、バイポーラトランジスタ４０ａ，４０ｂ，４１ａ
，４１ｂと、ＮＭＯＳトランジスタ４３，４４とにより
構成されている。ＰＭＯＳトランジスタ３９ａ，３９ｂ
は、可変抵抗として使用され、そのソースが第１の電源
１５に接続され、そのゲートにデコード回路７８からの
制御信号Ｄが与えられている。トランジスタ４０ａ，４
０ｂは、読出しデータバス７７１　のクランプ用のトラ
ンジスタであり、そのベースにクランプ電位発生回路１
３３の出力が与えられ、そのエミッタがそれぞれ電流ス
イッチ手段５２１　におけるＰＭＯＳトランジスタ５２
ａ，５２ｂを介して読出しデータ線２３ａ，２３ｂに接
続され、そのコレクタがそれぞれＰＭＯＳトランジスタ
３９ａ，３９ｂのドレインに接続されている。トランジ
スタ４１ａ，４１ｂは、エミッタフォロアトランジスタ
として用いられ、各コレクタは第１の電源１５に接続さ
れ、各エミッタは出力データバッファ４７の入力端に接
続され、それぞれのベースはＰＭＯＳトランジスタ３９
ａ，３９ｂのドレインに接続される。ＮＭＯＳトランジ
スタ４３，４４は、各ゲートに端子３５を介して定電流
源用基準電位が印加され、電流源を構成している。×１
用のもう一方のメインセンスアンプ１３８２　も上記メ
インセンスアンプ１３８１　と同様の構成を有している
。なお、このメインセンスアンプ１３８２　は電流スイ
ッチ手段５２１　と同様の電流スイッチ手段５２２　を
介して読出しデータバス７７２　に接続されている。ま
た、このメインセンスアンプ１３８２　には、制御信号
Ｄ！が与えられる。 メインセンスアンプ１３８１　の出力と１３８２　の出
力とは、ワイアードＯＲ対応で接続されてデータ出力バ
ッファ４７に与えられる。ＮＭＯＳトランジスタ４５お
よび４６は、メインセンスアンプ１３８１　および１３
８２　の共通の負荷として電流源を構成している。これ
らトランジスタ４５および４６の各ゲートには、端子３
５を介して定電流源用基準電位が印加される。

【００４４】×２用のメインセンスアンプおよびその周
辺回路の構成も上記×１用のメインセンスアンプおよび
その周辺回路の構成と同様である。したがって、対応す
る部分には同一の参照番号にダッシュの記号を付してお
く。ただし、この×２用のメインセンスアンプでは、メ
インセンスアンプ１３８１　′とメインセンスアンプ１
３８２　′（図１７参照）とが１つのクランプ電位発生
回路１３３′に対して並列に設けられており、それぞれ
の出力は個別に出力データバッファ４７１　′および出
力データバッファ４７２　′（図１７参照）に与えられ
ている。 また、メインセンスアンプ１３８１′におけるトランジ
スタ３９ａ′および３９ｂ′の各ゲートは、第２の電源
３０に接続されている（メインセンスアンプ１３８２　
′においても同様である）。これによって、トランジス
タ３９ａ′および３９ｂ′は、常時導通状態にある。×
１用メインセンスアンプと同様に、×２用のメインセン
スアンプ１３８１　′は、電流スイッチ手段５２１　′
におけるＰＭＯＳトランジスタ５２ａ′および５２ｂ′
を介して読出しデータ線７７１　の２本の読出しデータ
線２３ａ，２３ｂに接続されている。同様に、×２用の
メインセンスアンプ１３８２　′も電流スイッチ手段５
２２　′を介して読出しデータ線７７２　の２本の読出
しデータ線に接続されている（図１７参照）。

【００４５】次に、図１７および図１８に示す半導体記
憶装置の動作を説明するが、ここでは特に上記半導体記
憶装置の特徴となる読出し動作について説明する。

【００４６】今、図１７および図１８に示す半導体記憶
装置が読出し状態に設定され、仮にＩ／Ｏ線２０ａがハ
イレベル、２０ｂがローレベルであるとする。この場合
、Ｉ／Ｏ線２０ａに接続されたトランジスタ２１ａが導
通状態になり、Ｉ／Ｏ線２０ｂに接続されたトランジス
タ２１ｂは非導通状態となる。そのため、読出しデータ
線２３ａにはセンス電流が流れ、反対に読出しデータ線
２３ｂには電流が流れない。

【００４７】×１用のメインセンスアンプを選択する場
合には、外部からバッファ８６にハイレベルの切換制御
信号が与えられる。したがって、電流スイッチ手段５２
１　および５２２　には、信号線９０を介してローレベ
ルの切換制御信号が与えられ、電流スイッチ手段５２１
　′および５２２　′には信号線８９を介してハイレベ
ルの切換制御信号が与えられる。応じて、電流スイッチ
手段５２１　および５２２　におけるトランジスタ５２
ａ，５２ｂが導通状態となる。逆に、電流スイッチ手段
５２１　′および５２２　′におけるトランジスタ５２
ａ′，５２ｂ′が非導通状態となる。これによって、読
出しデータバス７７１　および７７２　に流れるセンス
電流が、×１用のメインセンスアンプ１３８１　および
１３８２　にのみ流れる。

【００４８】×１用のメインセンスアンプでは、読出し
データバスクランプ用トランジスタ４０ａを介してセン
ス電流がＰＭＯＳトランジスタ３９ａに流れる。そのた
め、ＰＭＯＳトランジスタ３９ａの出力はＰＭＯＳトラ
ンジスタ３９ｂの出力よりセンス電流分だけ電圧降下が
大きくなり、ローレベルが出力される。

【００４９】このとき、制御信号Ｄ，Ｄ！のいずれか一
方が選択のローレベルにされ、いずれか他方が非選択の
ハイレベルにされる。非選択のハイレベルの制御信号が
与えられたメインセンスアンプは、ＰＭＯＳトランジス
タ３９ａ，３９ｂがいずれもオフ状態になり、その出力
電位はセンス電流あるいは電流源４３，４４の電流によ
り引下げられる。そのため、当該センスアンプはローレ
ベルを出力する。たとえば、制御信号Ｄ！が非選択のハ
イレベルであるとすれば、対応するメインセンスアンプ
１３８２　はローレベルを出力する。

【００５０】選択されたメインセンスアンプ１３８１　
におけるＰＭＯＳトランジスタ３９ａにはセンス電流が
流れるので、抵抗性負荷として用いているＰＭＯＳトラ
ンジスタ３９ａのオン抵抗とセンス電流および電流源４
３の電流の大きさにより決まる電圧降下が生じ、ＰＭＯ
Ｓトランジスタ３９ａはローレベルを出力する。一方、
ＰＭＯＳトランジスタ３９ａと対を構成しているＰＭＯ
Ｓトランジスタ３９ｂには、電流源４４により引抜かれ
る電流だけしか流れないので、ハイレベルを出力する。

【００５１】ＰＭＯＳトランジスタ３９ａ，３９ｂにお
ける電位差を、エミッタフォロアトランジスタ４１ａ，
４１ｂを介して出力する。この出力は、他方のメインセ
ンスアンプ１３８２　の出力とワイアードＯＲがとられ
た後、出力バッファ４７に与えられる。これによって、
読出し動作が行なわれる。

【００５２】このとき、使用されていない×２用のメイ
ンセンスアンプ１３８１　′および１３８２　′は端子
３５′にローレベルの電圧が印加されている。これによ
って、電流源としてのトランジスタ３７′，４３′，４
４′，４５′，４６′がオフ状態にされる。その結果、
消費電流の低減を図ることができる。

【００５３】逆に、×２用のメインセンスアンプ１３８
１　′および１３８２　′を選択する場合には、外部か
らバッファ８６にローレベルの切換制御信号が与えられ
る。 これによって、×１用のメインセンスアンプ１３８１　
および１３８２　には信号線９０を介してハイレベルの
切換制御信号が与えられ、×２用のメインセンスアンプ
１３８１　′および１３８２　′には信号線８９を介し
てローレベルの切換制御信号が与えられる。そのため、
電流スイッチ手段５２１　，５２２　におけるトランジ
スタ５２ａ，５２ｂが非導通状態とされ、また電流スイ
ッチ手段５２１　′，５２２　′におけるトランジスタ
５２ａ′および５２ｂ′が導通状態とされる。これによ
つ、読出しデータバス７７１　および７７２　の各読出
しデータ線２３ａ，２３ｂに流れるセンス電流が、×２
用のメインセンスアンプ１３８１　′および１３８２　
′のみに流れるようにされる。なお、×２用のメインセ
ンスアンプ１３８１　′および１３８２　′の各出力は
、それぞれ個別に出力バッファ４７１　′および４７２
　′に与えられるので、各メインセンスアンプ１３８１
　′および１３８２　′は常に選択状態とされている。 すなわち、２つのセンスアンプ１３８１　′および１３
８２　′から２ビットのデータを同時に取出し得る構成
となっている。その他の読出し動作については、×１用
のメインセンスアンプ１３８１　および１３８２　が選
択された場合と全く同様である。

【００５４】

【発明が解決しようとする課題】図１７および図１８に
示すような半導体記憶装置は、製造の完了後も使用環境
に対応して構成の切換えを行なうことができるため、マ
スタスライス方式により切換えを行なう前述の半導体記
憶装置に比べて、汎用性の点で優れている。しかしなが
ら、図１７および図１８に示す半導体記憶装置は、読出
しデータバスと各メインセンスアンプとの間に設けられ
た電流スイッチ手段が、読出しデータバスクランプトラ
ンジスタによる読出し速度の高速化を阻害するという問
題点がある。なぜならば、読出しデータバスに流れる電
流に応じて電流スイッチ手段内のトランジスタ（たとえ
ば、ＰＭＯＳトランジスタ５２ａ，５２ｂ）の電圧降下
が変動し、それが読出しデータバスの電位に影響を与え
るからである。読出しデータバスの電位が変動すると、
読出しデータバスの負荷容量への充放電が生じ、読出し
速度が遅くなる。

【００５５】それゆえに、この発明の目的は、汎用性に
優れ、しかも高速な読出しが行なえる半導体記憶装置を
提供することである。

【００５６】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、メモリセルから読出されたデータが電流出力
型のローカルセンスアンプによって増幅された後、対応
する読出しデータバスを介して複数のメインセンスアン
プに伝達される。各メインセンスアンプは、読出しデー
タバスの電位を常に一定の電位に保つためのクランプト
ランジスタを介して対応する読出しデータバスに接続さ
れている。そして、この発明の半導体記憶装置は、各ク
ランプトランジスタの制御電位を制御することによって
、複数のメインセンスアンプを選択的に切換えるための
切換制御手段を備えている。

【００５７】

【作用】この発明においては、クランプトランジスタの
制御電位を制御することによってメインセンスアンプを
選択的に切換えるようにしているため、読出しデータバ
スの電位が変動せず、高速な読出しが行なえる。

【００５８】

【実施例】図１は、この発明の一実施例の構成を示すブ
ロック図である。図２は、図１に示す実施例における要
部の構成を示す回路図である。図１および図２に示す実
施例の構成は、以下の点を除いて図１７および図１８に
示す半導体記憶装置と同様であり、相当する部分には同
一の参照番号を付し、その説明を省略する。

【００５９】図１および図２に示す実施例では、読出し
データバスクランプ用トランジスタのベース電位を制御
することにより、メインセンスアンプを選択的に切換え
るように構成されている。図２において、クランプ電位
発生回路２３３は、メインセンスアンプ１３８１　およ
び１３８２　の切換制御回路を兼ねている。このクラン
プ電位発生回路２３３は、ＰＭＯＳトランジスタ５８と
、ダイオード３４と、ＮＭＯＳトランジスタ３７とを備
えている。ＰＭＯＳトランジスタ５８およびＮＭＯＳト
ランジスタ３７の各ゲートには、端子５３を介してバッ
ファ８６からの切換制御信号（×１構成と×２構成との
切換えを制御する信号）が与えられている。ＰＭＯＳト
ランジスタ５８のソースは第１の電源１５に接続され、
またそのドレインがダイオード３４のアノードに接続さ
れている。ＮＭＯＳトランジスタ３７のソースは第２の
電源３０に接続され、またそのドレインがダイオード３
７のカソードに接続されている。一方、×２用のクラン
プ電位発生回路２３３′も×１用のクランプ電位発生回
路２３３と同様の構成である。ただし、この×２用のク
ランプ電位発生回路２３３′に含まれるＰＭＯＳトラン
ジスタ５８′およびＮＭＯＳトランジスタ３７′の各ゲ
ートにはインバータ８８によって反転された切換制御信
号が信号線９０を介して与えられている。さらに、イン
バータ８８によって反転された切換制御信号が信号線９
０を介して電流源としてのトランジスタ４３，４４，４
５，４６の各ゲートに与えられている。また、バッファ
８６からの切換制御信号がそのまま信号線８９を介して
電流源としてのトランジスタ４３′，４４′，４５′，
４６′の各ゲートに与えられている。その他の構成は、
図１７および図１８に示す半導体記憶装置と同様である
。

【００６０】次に、図１および図２に示す実施例の動作
を説明する。今、バッファ８６から出力される×１／×
２の切換制御信号がローレベルに設定されているとする
と、ＰＭＯＳトランジスタ５８がオンし、ＮＭＯＳトラ
ンジスタ３７がオフ状態となる。その結果、クランプ電
位発生回路２３３の出力はハイレベルになる。一方、イ
ンバータ８８によって反転された切換制御信号はハイレ
ベルになるので、ＰＭＯＳトランジスタ５８′がオフ状
態となり、ＮＭＯＳトランジスタ３７′がオン状態とな
る。その結果、クランプ電位発生回路２３３′の出力は
ローレベルになる。読出しデータバスクランプトランジ
スタ４０ａと４０ａ′は同じ読出しデータ線２３ａに接
続されているので、擬似的にＥＣＬ（エミッタカップル
ドロジック）を構成している。同様に、読出しデータバ
スクランプトランジスタ４０ｂと４０ｂ′もそれぞれが
同じ読出しデータ線２３ｂに接続されているので、擬似
的にＥＣＬを構成している。トランジスタ４０ａのベー
ス電位がトランジスタ４０ａ′のベース電位に比べて十
分に高ければ、読出しデータ線２３ａに流れるセンス電
流はすべてトランジスタ４０ａに流れる。トランジスタ
４０ｂと４０ｂ′についても同様である。したがって、
バッファ８６からの切換制御信号によって選択されたメ
インセンスアンプ側にのみ読出しデータバス７７１　お
よび７７２　のセンス電流が流れることになる。なお、
選択されたメインセンスアンプの動作は、図１７および
図１８に示す半導体記憶装置と同様である。

【００６１】図１および図２に示す実施例では、各読出
しデータバスクランプトランジスタのエミッタが読出し
データバスに直結されているので、読出しデータバスに
電流が流れても読出しデータバスの電位が変動すること
がない。その結果、データの読出し時において、読出し
データバスの負荷容量への充放電が生じず、読出し速度
が高速化される。

【００６２】図１および図２に示す実施例におけるクラ
ンプ電位発生回路２３３および２３３′は、その出力振
幅が十分大きくなるような回路構成となっているが、通
常のＥＣＬ回路と同様に、出力振幅は０．３Ｖ程度あれ
ば十分である。そのため、クランプ電位発生回路として
図３に示すような回路構成とすることも可能である。

【００６３】図３は、この発明の他の実施例の要部の構
成を示す回路図である。まず、この実施例の特徴となる
クランプ電位発生回路３３３の構成について説明する。 クランプ電位発生回路３３３は、抵抗５９，６０と、バ
イポーラトランジスタ６１と、ダイオード６２と、ＮＭ
ＯＳトランジスタ６３，６４とを備えている。抵抗５９
は、その一端が第１の電源１５に接続され、その他端が
第２の抵抗６０の一端に接続されている。トランジスタ
６１はそのコレクタが第１の電源１５に接続され、その
ベースが抵抗５９と６０との接続点に接続され、そのエ
ミッタがクランプ電位発生回路３３３の出力端に接続さ
れる。ダイオード６２は、そのアノードがトランジスタ
６１のエミッタに接続され、そのカソードが抵抗６０の
他端に接続されている。ＮＭＯＳトランジスタ６３はダ
イオード６２のカソードと第２の電源３０との間に介挿
されており、ＮＭＯＳトランジスタ６４はダイオード６
２のアノードと第２の電源３０との間に介挿されている
。ＮＭＯＳトランジスタ６３のゲートにはバッファ８６
からの切換制御信号がそのまま与えられる。ＮＭＯＳト
ランジスタ６４のゲートには、インバータ８８によって
反転された切換制御信号が与えられる。一方、×２用の
クランプ電位発生回路３３３′は×１用のクランプ電位
発生回路３３３と同様の構成を有している。ただし、Ｎ
ＭＯＳトランジスタ６３′には反転された切換制御信号
が信号線９０を介して与えられ、ＮＭＯＳトランジスタ
６４′には切換制御信号が信号線８９を介してそのまま
与えられる。この点が、×１用のクランプ電位発生回路
３３３と逆の関係になっている。その他の構成は、図１
および図２に示す実施例と同様であり、相当する部分に
は同一の参照番号を付し、その説明を省略する。

【００６４】次に、図３に示す実施例の動作を説明する
。バッファ８６から入力端子５３に与えられる切換制御
信号がローレベルに設定された場合には、ＮＭＯＳトラ
ンジスタ６３はオフ状態になる。そのため、抵抗５９お
よび６０での電位降下はなく、クランプ電位発生回路３
３３の出力はトランジスタ６１のベース・エミッタ間電
圧だけ低下した値になる。このときのクランプ電位発生
回路３３３の出力がハイレベル状態である。

【００６５】逆に、入力端子５３に与えられる切換制御
信号がハイレベルに設定された場合には、ＮＭＯＳトラ
ンジスタ６３はオンする。そのため、抵抗５９および６
０で電位降下を生じる。抵抗５９，６０の抵抗値をそれ
ぞれＲ１，Ｒ２とし、ダイオード６２の順方向電圧値は
トランジスタ６１のベース・エミッタ間電圧ＶＢＥにほ
ぼ等しく、電流源６３の流す電流値が十分大きいとすれ
ば、クランプ電位発生回路３３３の出力電位ＶＣＯは、
ＶＣＯ＝−ＶＢＥ｛２Ｒ１／（Ｒ２＋１）｝で与えられ
る。この出力電位ＶＣＯの値が０．３Ｖ程度以上になる
ように抵抗値Ｒ１，Ｒ２の値が決められる。このときの
クランプ電位発生回路３３３の出力がローレベル状態で
ある。

【００６６】図４は、この発明のさらに他の実施例の要
部の構成を示すブロック図である。図４に示す実施例は
、×１のデータ出力と×２のデータ出力と×４のデータ
出力との切換えが行なえるようになっている。

【００６７】図４において、ローカルセンスアンプ２１
１　〜２１４　は、それぞれメモリセルアレイの異なる
サブブロックから同時に読出されたデータを増幅して電
流信号に変換する電流出力型の増幅器である。ローカル
センスアンプ２１１　〜２１４　の出力は、それぞれ、
読出しデータバス７７１　〜７７４　に与えられる。読
出しデータバス７７１　〜７７４　には、×１用のメイ
ンセンスアンプ１３８１　〜１３８４　と、×２用のメ
インセンスアンプ１３８１　′〜１３８４　′と、×４
用のメインセンスアンプ１３８１　″〜１３８４　″と
が接続される。各メインセンスアンプの構成は、図２ま
たは図３に示す実施例のものと同様であってよい。した
がって、各メインセンスアンプは図２および図３に示す
ような読出しデータバスクランプトランジスタ（４０ａ
，４０ｂ，４０ａ′，４０ｂ′）を備えている。×１用
のメインセンスアンプ１３８１　〜１３８４　における
読出しデータバスクランプトランジスタの各ベースには
、センスアンプ切換制御器ＳＣＬの出力が与えられる。 このセンスアンプ切換制御器ＳＣＬは、×１／×２／×
４の切換制御信号に応答して動作する。同様に、×２用
のメインセンスアンプ１３８１　′〜１３８４　′にお
ける各読出しデータバスクランプトランジスタのベース
にはセンスアンプ切換制御器ＳＣＬ′の出力が与えられ
、×４用のメインセンスアンプ１３８１　″〜１３８４
　″における各読出しデータバスクランプトランジスタ
のベースにはセンスアンプ切換制御器ＳＣＬ″の出力が
与えられる。これらセンスアンプ切換制御器ＳＣＬ′お
よびＳＣＬ″も、×１／×２／×４の切換制御信号に応
答して動作する。

【００６８】メインセンスアンプ１３８１　〜１３８４
　の出力はマルチプレクサＭＵＸａに与えられる。マル
チプレクサＭＵＸａには、たとえばＹアドレス信号の上
位２ビットの信号が制御信号として与えられる。マルチ
プレクサＭＵＸａは、この２ビットの制御信号に応答し
て、メインセンスアンプ１３８１　〜１３８４　の出力
を順次的に選択して出力する。マルチプレクサＭＵＸａ
の出力は出力バッファ４７を介して図示しない×１用の
データ出力端子に与えられる。

【００６９】メインセンスアンプ１３８１　′および１
３８２　′の出力はマルチプレクサＭＵＸｂに与えられ
る。 メインセンスアンプ１３８３　′および１３８４　′の
出力はマルチプレクサＭＵＸｃに与えられる。これらマ
ルチプレクサＭＵＸｂおよびＭＵＸｃには、たとえばＹ
アドレス信号の上位１ビットの信号が制御信号として与
えられる。マルチプレクサＭＵＸｂは、上記制御信号に
応答して、メインセンスアンプ１３８１　′および１３
８２　′を順番に切換えて出力する。マルチプレクサＭ
ＵＸｂの出力は出力バッファ４７１　′を介して図示し
ない×２用のデータ出力端子に与えられる。同様に、マ
ルチプレクサＭＵＸｃは、上記制御信号に応答して、メ
インセンスアンプ１３８３　′および１３８４　′の出
力を順番に切換えて出力する。マルチプレクサＭＵＸｃ
の出力は、出力バッファ４７２　′を介して図示しない
×２用のデータ出力端子に与えられる。

【００７０】メインセンスアンプ１３８１　″〜１３８
４　″の出力は、それぞれ、そのまま出力バッファ４７
１　″〜４７４　″を介して図示しない×４用のデータ
出力端子に与えられる。

【００７１】次に、図４に示す実施例の動作を説明する
。まず、×１／×２／×４の切換制御信号によって、×
１のデータ出力が選択された場合の動作を説明する。 この場合、センスアンプ切換制御器ＳＣＬはメインセン
スアンプ１３８１　〜１３８４　における読出しデータ
バスクランプトランジスタの各ベースに対してクランプ
用基準電位を与える。したがって、メインセンスアンプ
１３８１　〜１３８４　における各読出しデータバスク
ランプトランジスタはオン状態となり、読出しデータバ
ス７７１　〜７７４　の電位を一定電位にクランプする
。その結果、ローカルセンスアンプ２１１　〜２１４　
から出力されたデータが、メインセンスアンプ１３８１
　〜１３８４　において増幅されかつ電圧信号に変換さ
れてマルチプレクサＭＵＸａに与えられる。マルチプレ
クサＭＵＸａは、メインセンスアンプ１３８１　〜１３
８４　の出力を順番に選択して出力バッファ４７に与え
る。したがって、出力バッファ４７から×１のデータが
出力される。このとき、他のセンスアンプ切換制御器Ｓ
ＣＬ′およびＳＣＬ″は、メインセンスアンプ１３８１
　′〜１３８４　′および１３８１　″〜１３８４　″
における各読出しデータバスクランプ用トランジスタが
非導通状態となるように制御する。 これによって、×２のデータおよび×４のデータは出力
されない。

【００７２】次に、×１／×２／×４の切換制御信号に
よって×２のデータ出力が選択された場合は、センスア
ンプ切換制御器ＳＣＬ′によってメインセンスアンプ１
３８１　′〜１３８４　′における読出しデータバスク
ランプトランジスタのみが導通状態とされ、他のメイン
センスアンプ１３８１　〜１３８４　および１３８１　
″〜１３８４　″における読出しデータバスクランプ用
トランジスタは非導通状態とされる。これによって、ロ
ーカルセンスアンプ２１１　〜２１４　から出力される
読出しデータは、メインセンスアンプ１３８１　′〜１
３８４　′のみを通過する。マルチプレクサＭＵＸｂお
よびＭＵＸｃは、メインセンスアンプ１３８１　′〜１
３８４　′から２ビットずつ出力信号を取出して出力デ
ータバッファ４７１　′および４７２　′に与える。し
たがって、出力バッファ４７１　′および４７２　′か
らは、×２のデータが取出される。

【００７３】次に、×１／×２／×４の切換制御信号に
よって×４のデータ出力が選択された場合は、センスア
ンプ切換制御器ＳＣＬ″によってメインセンスアンプ１
３８１　″〜１３８４　″における読出しデータバスク
ランプ用トランジスタのみが導通状態とされ、他のメイ
ンセンスアンプ１３８１　〜１３８４　および１３８１
　′〜１３８４　′における読出しデータバスクランプ
用トランジスタが非導通状態とされる。そのため、ロー
カルセンスアンプ２１１　〜２１４　から出力される読
出しデータは、メインセンスアンプ１３８１　″〜１３
８４　″のみを通過して出力バッファ４７１　″〜４７
４　″に与えられる。したがって、出力バッファ４７１
　″〜４７４　″からは、×４のデータ出力が取出され
る。

【００７４】この発明においては、上記実施例に限定さ
れることなく、任意の組合わせでビット構成の切換えを
行なうことができる。

【００７５】また、以上説明した実施例においては、切
換制御信号に応答してビット構成の切換えを行なうもの
について示したが、この発明はこれに限定されることな
く、パッケージの種類やシステムでの動作モードに応じ
てメインセンスアンプを選択的に切換えることも可能で
ある。たとえば、複数種類のパッケージに対応するため
には、各読出しデータバスごとに各パッケージに対応す
るメインセンスアンプを設けておき、切換制御信号に応
答して各メインセンスアンプにおける読出データバスク
ランプトランジスタの制御電位（ベース電位）を制御す
ることによって、メインセンスアンプを選択的に切換え
るようにすればよい。

【００７６】さらに、この発明は、ＳＲＡＭに限らず他
の種類の半導体記憶装置（たとえばダイナミックＲＡＭ
）にも適用が可能であり、また、ワード線分割が施され
ていない半導体記憶装置にも適用が可能である。

【００７７】さらに、以上説明した実施例では、メイン
センスアンプの切換制御信号を半導体記憶装置の外部か
ら導入するようにしたが、半導体記憶装置内部で切換制
御信号を発生するようにしてもよい。

【００７８】さらに、以上説明した実施例では、読出し
データバスクランプ用のトランジスタとしてバイポーラ
トランジスタを使用したが、他の素子、たとえばＭＯＳ
トランジスタを用いてもよい。

【００７９】

【発明の効果】以上のように、この発明によれば、製造
の完了後においても使用される環境に応じて半導体記憶
装置の内部構成を切換えることができる。しかも、その
切換えはクランプトランジスタの制御電位を制御するこ
とによって行なっているので、クランプトランジスタを
読出しデータバスに直結することができる。したがって
、読出しデータバスはクランプトランジスタによって常
に一定電位にクランプされており、データの読出し時に
おいて読出しデータバスの負荷容量に充放電が生じず、
読出し速度の高速化を図ることができる。

【図面の簡単な説明】

【図１】この発明の一実施例の全体の構成を示すブロッ
ク図である。

【図２】図１に示す実施例の要部の構成を示す回路図で
ある。

【図３】この発明の他の実施例の要部の構成を示す回路
図である。

【図４】この発明のさらに他の実施例の読出し系におけ
る構成を示すブロック図である。

【図５】従来の一般的なＢｉ−ＣＭＯＳのＳＲＡＭの構
成を示す回路図である。

【図６】ＳＲＡＭに用いられるメモリセルの一例を示す
回路図である。

【図７】ＳＲＡＭに用いられるメモリセルの他の例を示
す回路図である。

【図８】図５に示す従来のＳＲＡＭの読出し系における
一部分を抜出して示した回路図である。

【図９】メインセンスアンプに用いられている読出しデ
ータバスクランプトランジスタの動作および利点を説明
するための等価回路図である。

【図１０】半導体記憶装置が搭載されるパッケージの一
例を示す図である。

【図１１】半導体記憶装置が搭載されるパッケージの他
の例を示す図である。

【図１２】複数種類のパッケージに対応させるための半
導体チップのボンディングパッドの配置例を示す図であ
る。

【図１３】マスタスライス方式による半導体記憶装置の
切換方法を説明するための模式図である。

【図１４】ボンディングオプションによる半導体記憶装
置の切換方法を説明するための模式図である。

【図１５】ワード線分割された×１構成の従来のＳＲＡ
Ｍを示すブロック図である。

【図１６】ワード線分割された×２構成の従来のＳＲＡ
Ｍを示すブロック図である。

【図１７】米国特許第４，９０７，２０３に示されたビ
ット構成切換技術から類推され得るＳＲＡＭの構成を示
すブロック図である。

【図１８】図１７に示す半導体記憶装置の要部の構成を
示す回路図である。

【符号の説明】

２１Ｌ１，２１Ｌ２，２１Ｒ１，２１Ｒ２，２１１　，
２１２　，２１３　，２１４　はローカルセンスアンプ
、７７１　〜７７４　は読出しデータバス、１３８１　
〜１３８４　，１３８１　′〜１３８４　′，１３８１
　″〜１３８４　″はメインセンスアンプ、ＳＣＬ，Ｓ
ＣＬ′，ＳＣＬ″はセンスアンプ切換制御器、４０ａ，
４０ｂ，４０ａ′，４０ｂ′は読出しデータバスクラン
プトランジスタ、２３３，２３３′，３３３，３３３′
はクランプ電位発生回路を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　メモリセルから読出されたデータが電
   流出力型のローカルセンスアンプによって増幅された後
   、対応する読出しデータバスを介して複数のメインセン
   スアンプに伝達される半導体記憶装置であって、各前記
   メインセンスアンプは、前記読出しデータバスの電位を
   常に一定の電位に保つためのクランプトランジスタを介
   して対応する読出しデータバスに接続されており、各前
   記クランプトランジスタの制御電位を制御することによ
   って、前記複数のメインセンスアンプを選択的に切換え
   るための切換制御手段を備える、半導体記憶装置。