JP2005011497A - 不揮発性半導体メモリ装置 - Google Patents

Abstract

【課題】アドレス制御を利用してデータ入出力単位を選択的に制御することができるＮＡＮＤ型フラッシュメモリ装置を提供する。
【解決手段】複数のブロックにメモリセルアレイを分割し、指定された倍速オプション及び入力されるアドレスを通じてデータの入出力経路を選択的に制御して一つのチップで×８または×１６のデータ入出力を実行可能にする。
【選択図】図２

Description

本発明は、フラッシュメモリ等として構成されうる不揮発性半導体メモリに関するものであって、例えば、アドレス制御を利用してデータ入出力単位を選択的に制御することができるＮＡＮＤ型フラッシュメモリ装置に関するものである。

フラッシュメモリは、外部からの電源供給がない状態でも格納されたデータを保存することができる。また、フラッシュメモリは、格納されたデータに対するリフレッシュ動作が不要であり、データの電気的消去及びプログラムが自由である。特に、ＮＡＮＤ型フラッシュメモリは、多数のフラッシュメモリセルを直列に連結したストリング構造を有しているので、集積化が容易であり、携帯用電子装置のデータ保存用として多用されている。

最近、携帯用電子装置において、動画、音声、グラフィックのような大きな容量を要するデータの使用が急速に増加することによって、集積度が高いＮＡＮＤ型フラッシュメモリの使用が徐々に拡大している。

ＮＡＮＤ型フラッシュメモリは、セルが有する特性の他に、動作方法に関しても他のメモリと区別されるいくつかの特徴がある。この中で、ＮＡＮＤ型フラッシュメモリがコマンドプリセット(Ｃｏｍｍａｎｄ ｐｒｅｓｅｔ)及びアドレスプリセット(Ａｄｄｒｅｓｓ ｐｒｅｓｅｔ)方式で動作することは、大きな特徴の一つである。

コマンドプリセット方式は、約束したビット組み合わせであるコマンド(例えば、００ｈ、８０ｈなど)を入出力ピン(Ｉ／Ｏ ｐｉｎ)を通じて予めチップに入力して、以後に行なわれる動作を決める方式である。そして、アドレスプリセット方式はデータを読み出すか、書き込もうとするメモリのアドレスを動作の前に予めチップに入力する方式をいう。

ＳＲＡＭなどの他のメモリは、メモリ動作のためのアドレスとクロックがチップに入力される瞬間に、すぐデータの読み出し／書き込み動作が始まる。これに比べて、ＮＡＮＤ型フラッシュメモリは、上述のコマンドプリセット及びアドレスプリセット方式を利用して事前に実行するコマンドとアドレスを予め入力した後、クロックの入力に応じて、データの読み出し／書き込み動作を実行する。このように、ＮＡＮＤ型フラッシュメモリでは、データの入出力の瞬間とアドレスまたはコマンドの入力の瞬間が時間的に完全に区別される。したがって、アドレスまたはコマンド入力ピンとデータ入出力ピンの共有が可能である。

図１は、×８で動作する従来のＮＡＮＤ型フラッシュメモリのブロック図として、三星電子株式会社で量産中である８倍速１ギガＮＡＮＤフラッシュメモリ(Ｋ９ＦＩＧ０８ＸＯＡ)のデータシートに示している機能ブロック図である。

図１に示したように、従来の一般的なＮＡＮＤ型フラッシュメモリは、データ格納領域であるメモリセルアレイ１００、入力される行アドレスＡ１２〜Ａ２７に従ってメモリセルアレイ１００の行を選択する行選択回路１０１、入力される列アドレスＡ０〜Ａ１１に従ってメモリセルアレイ１００の列を選択する列選択回路１０２、メモリセルアレイ１００のデータをラッチするためのデータラッチ回路１０２、そして、入力されるクロック信号ｎＷＥ、ｎＲＥ、ｎＣＥと制御信号ＡＬＥ、ＣＬＥ、Ｃｏｍｍａｎｄに従ってデータ入出力のための動作を制御する制御回路１０４及びデータ入出力部１０５を含む。

従来の一般的なＮＡＮＤ型フラッシュメモリは、基本的には、コマンドとアドレスＡ０〜Ａ２７の入力及びデータの入出力のための８個のデータ入出力ピンＩ／Ｏ０〜Ｉ／Ｏ７の他、メモリの動作を制御するための多数個のクロック信号入力ピン、及び、データ入出力ピンＩ／Ｏ０〜Ｉ／Ｏ７に入力されるデータの種類を区分するための制御ピンで構成されている。ここで、ｎＷＥはメモリに入力されるアドレス、コマンド、データの同期のためのクロック信号であり、ｎＲＥはデータ読み出し時の同期のためのクロック信号であり、ｎＣＥはメモリチップの動作選択のためのチップイネーブル信号である。そして、ＡＬＥ(Ａｄｄｒｅｓｓ Ｌａｔｃｈ Ｅｎａｂｌｅ)は、データ入出力ピンＩ／Ｏ０〜Ｉ／Ｏ７に入力されるデータがアドレスであることを指定する制御信号であり、ＣＬＥ(Ｃｏｍｍａｎｄ Ｌａｔｃｈ Ｅｎａｂｌｅ)は、データ入出力ピンＩ／Ｏ０〜Ｉ／Ｏ７に入力されるデータがコマンドであることを指定する制御信号である。

通常は、コマンドは、８ビットで構成され、１サイクルにメモリに入力が可能であるが、アドレスは、８ビット以上で構成され、すべてのアドレスを入力するためには、表１のように１回の以上のｎＷＥサイクルが必要である。

表１において、アドレスＡ０〜Ａ１１はメモリセルアレイの列選択のための列アドレスであり、Ａ１２〜Ａ２７は行選択のための行アドレスである。そして、２番目のサイクルで、Ｉ／Ｏ ４〜Ｉ／Ｏ ７を通じて入力される信号は、一般的にローに固定されている。
一方、Ｉ／Ｏピンが１６個になって×１６で動作するようになれば、並列に入出力可能なデータの個数が２倍に増える。したがって、同一の個数のデータを処理するために要する時間が半分に減少するので、メモリのデータ入出力の効率を２倍に増加させることができる。表２は、メモリが×１６で動作する時のアドレス入力を示す。

表２に示したように、Ｉ／Ｏピンが１６個になってもアドレス入力のために使用されるピンは、８個のＩ／Ｏ ０〜Ｉ／Ｏ ７であり、Ｉ／Ｏ ８〜Ｉ／Ｏ １５ピンは、データ入出力時にだけ使用され、アドレス入力時には、一般的にローに固定されている。そして、×１６で動作する場合に使用されるアドレスは、×８で動作する場合より一つ減る（２番目のサイクルのＩ／Ｏ ３)。これは、×１６になれば、直列に入出力されるデータの個数が半分に減少するためである。
上述のように、×１６で動作するメモリは、×８で動作するメモリに比べてデータ入出力効率が２倍に向上する。しかし、メモリを利用して製品を製作する場合、その機能及び必要に応じて、データ入出力効率に関係なく、×８または×１６のメモリが選択的に使用されている。したがって、大部分のメモリ製造業界では、×８と×１６のメモリをともに生産しており、現在は、×８で動作する不揮発性半導体メモリと×１６で動作する不揮発性半導体メモリが別個に扱われており、各々別個の工程で製造され、これによって、生産効率や、別個の工程を通じて生産すべきであるという煩わしさがある。

上述の背景に鑑み、本発明は、例えば、一つのチップにおいて、倍速動作オプションに従って入出力されるデータのビット数を選択的に決め、また、アドレスを利用してメモリの倍速動作を制御することができる不揮発性半導体メモリ装置を提供することを目的とする。

本発明は、上述の目的を達成するために、複数のブロックにメモリセルアレイを分割し、分割された各々のブロックを選択的に決めてデータを入出力する。

本発明の不揮発性半導体メモリ装置は、例えば、複数のブロックで構成されたメモリセルアレイと、メモリセルアレイの各々のブロックについて特定アドレスのセルをラッチするためのデータラッチ回路と、複数の入出力ピンで構成されたデータ入出力部と、データ入出力部から入力されるアドレスを同期信号に従って列選択回路部に出力する列アドレスレジスタと、指定された倍速オプションに従った倍速制御信号を生成する倍速オプション選択器と、列アドレスレジスタからのブロック選択アドレスと倍速制御信号に応答してメモリの各ブロックを選択するためのブロック選択信号を生成するブロック選択器と、列選択アドレス、ブロック選択信号及び倍速制御信号に応答してデータの入出力のためのデータラインを選択し、データラッチ回路のデータを選択されたデータラインを通じて出力する列選択回路部と、ブロック選択信号及び倍速制御信号に応答して列選択回路部とデータ入出力部との間のデータ入出力のためのデータラインを選択するデータ入出力制御部とを含む。

本発明の不揮発性半導体メモリ装置は、一つのチップにおいて、オプションに従って、例えば×８または×１６といった倍速動作を実行し、各々の倍速動作に対して入力されるアドレスを使用してデータ入出力を制御することができる。

図２は、本発明の望ましい実施の形態として、指定された倍速オプションに従って×８または×１６のデータ入出力を構成するＮＡＮＤ型フラッシュメモリを示すブロック図である。

図２の望ましい実施の形態において、ＮＡＮＤ型フラッシュメモリは、全部で４個のブロックＬＳＢ−Ｌ、ＬＳＢ−Ｒ、ＭＳＢ−Ｌ、ＭＳＢ−Ｒで構成されたメモリセルアレイ２００、メモリセルアレイ２００の行を選択するための行選択回路２０５、各々のメモリブロックＬＳＢ−Ｌ、ＬＳＢ−Ｒ、ＭＳＢ−Ｌ、ＭＳＢ−Ｒに対するデータをラッチするためのデータラッチ回路２１０、全部で１６個の入出力ピンＩ／Ｏ ０〜Ｉ／Ｏ １５で構成されたデータ入出力部２４０、入出力ピンを通じて入力される列アドレスを保持し、それを同期信号に従って順次に出力する列アドレスレジスタ２５０、事前に定義された倍速オプションに従って入出力されるデータのビット数を決める倍速制御信号Ｘ１６ｅｎを生成する倍速オプション選択器２７０、列アドレスレジスタ２５０から出力される列アドレスＡＹ＜０＞〜ＡＹ＜ｉ＞のうちのブロック選択アドレス（ＡＹ＜ｊ＞、ＡＹ＜ｉ＞；０≦ｊ＜ｉ−３)と倍速制御信号Ｘ１６ｅｎに応答してメモリセルアレイ２００の各ブロックを選択するための４個のブロック選択信号ＬＥＦＴｅｎ、ＲＩＧＨＴｅｎ、ＬＳＢｅｎ、ＭＳＢｅｎを生成するブロック選択器２６０、列アドレスレジスタ２５０から出力される列選択アドレスＡＹ＜０＞〜ＡＹ＜ｉ−１＞のうちＡＹ＜ｊ＞以外)と倍速制御信号Ｘ１６ｅｎ及びブロック選択信号ＬＥＦＴｅｎ、ＲＩＧＨＴｅｎ、ＬＳＢｅｎ、ＭＳＢｅｎに応答してデータ入出力のためのデータラインを決め、データラッチ回路のデータを選択されたデータラインを通じて出力する列選択回路部２２０、ブロック選択信号ＬＥＦＴｅｎ、ＲＩＧＨＴｅｎ、ＬＳＢｅｎ、ＭＳＢｅｎ及び倍速制御信号Ｘ１６ｅｎに応答して列選択回路部２２０とデータ入出力部２４０との間のデータ入出力のためのデータラインを選択するデータ入出力制御部２３０とを含む。

図２に示したように、メモリセルアレイ２００は、ＬＳＢブロックＬＳＢとＭＳＢブロックＭＳＢに大別され、各々のブロックＬＳＢ、ＭＳＢは、更に左側ブロックＬＳＢ−Ｌ、ＭＳＢ−Ｌ、右側ブロックＬＳＢ−Ｒ、ＭＳＢ−Ｒにそれぞれ区分される。そして、各々のブロックに対してデータラッチ回路２１０が連結される。

データ入出力部２４０は、全部で１６個の入出力ピンＩ／Ｏ ０〜Ｉ／Ｏ １５で構成され、×８で動作する場合には８個の入出力ピンＩ／Ｏ ０〜Ｉ／Ｏ ７のみを使用し、×１６で動作する場合には１６個の入出力ピンＩ／Ｏ ０〜Ｉ／Ｏ １５の全部を使用する。しかし、アドレス入出力時には、×８または×１６とは関係なしに、８個の入出力ピンのみＩ／Ｏ ０〜Ｉ／Ｏ ７を使用する。

図３は、図２の列アドレスレジスタ２５０の実施の形態を示す回路図である。図３に示したように、列アドレスレジスタ２５０は、入力される初期列アドレスＡｉ＜０＞〜Ａｉ＜ｉ＞の個数と同数のＤタイプフリップフロップＤＦＦ＜０＞〜ＤＦＦ＜ｉ＞で構成され、データ入出力部２４０から入力される同期信号ｎＲＥまたはｎＷＥに従って１ずつカウントタして順次に出力する。

図４Ａは、図２の倍速オプション選択器２７０の実施の形態を示す回路図である。図４Ａに示した実施の形態において、倍速オプション選択器２７０は、パッド（ＰＡＤ）４０１とワイヤ(Ｗｉｒｅ）４０２のポンディング状態に従って、入出力されるデータの倍速を決める倍速制御信号Ｘ１６ｅｎを生成し、ラッチ回路４０３によって、その生成された倍速制御信号Ｘ１６ｅｎを維持する。パッドとワイヤがポンディングされている場合は、倍速制御信号Ｘ１６ｅｎはハイ状態になって、図２のフラッシュメモリは×１６で動作し、パッドとワイヤがポンディングされていない場合は、倍速制御信号Ｘ１６ｅｎがロー状態になって、フラッシュメモリは×８で動作するようになる。

図４Ｂは、図２の倍速オプション選択器２７０の他の実施の形態を示す回路図である。図４Ｂに示した実施の形態において、倍速オプション選択器２７０は、ヒューズ４０４状態に従って、入出力されるデータの倍速を決める倍速制御信号Ｘ１６ｅｎを生成し、ラッチ回路４０５によって、その生成された倍速制御信号Ｘ１６ｅｎを維持する。ヒューズ４０４が切断されている場合は、直列に連結されたインバータによって倍速制御信号Ｘ１６ｅｎはハイ状態になって、フラッシュメモリは×１６で動作し、ヒューズ４０３が切断されていない場合は、倍速制御信号Ｘ１６ｅｎはロー状態になって、フラッシュメモリは×８で動作するようになる。

図５は、図２のブロック選択器２６０の実施の形態を示す回路図である。図５に示したように、ブロック選択器２６０は、ブロック選択アドレスＡＹ＜ｊ＞、ＡＹ＜ｉ＞と倍速制御信号Ｘ１６ｅｎに応答して多数の論理回路の組み合わせによってメモリセルアレイ２００の各ブロックを選択するためのブロック選択信号ＭＳＢｅｎ、ＬＳＢｅｎ、ＬＥＦＴｅｎ、ＲＩＧＨＴｅｎを生成する。表３は、入力される各信号ＡＹ＜ｊ＞、ＡＹ＜ｉ＞、Ｘ１６ｅｎによるブロック選択器２６０の出力及び各々の場合に対する選択ブロックを示す。

表３に示したように、メモリが×１６で動作する場合、すなわち、倍速制御信号Ｘ１６ｅｎがハイ(ｈｉｇｈ)である場合は、ブロック選択器２６０は、入力される第１ブロック選択アドレスＡＹ＜ｊ＞と関係なし(Ｘ：Ｄｏｎ'ｔ ｃａｒｅ)に、ＬＳＢ及びＭＳＢブロックの全部を選択するように、ブロック選択信号(ＭＳＢｅｎ＝ｈｉｇｈ、ＬＳＢｅｎ＝ｈｉｇｈ)を生成し、第２ブロック選択アドレスＡＹ＜ｉ＞に従ってＬＳＢ及びＭＳＢブロックの左側または右側ブロックを選択するブロック選択信号ＬＥＦＴｅｎ、ＲＩＧＨＴｅｎを生成する。例えば、ＡＹ＜ｉ＞がロー(ｌｏｗ)であれば、メモリセルの左側ブロックであるＭＳＢ−ＬブロックとＬＳＢ−Ｌブロックが選択される。そして、第２ブロック選択アドレスＡＹ＜ｉ＞がハイ(ｈｉｇｈ)であれば、メモリセルの右側ブロックであるＭＳＢ−ＲブロックとＬＳＢ−Ｒブロックが選択される。また、メモリが×８で動作する場合、すなわち、倍速制御信号Ｘ１６ｅｎがロー(ｌｏｗ)である場合、ブロック選択器２６０は、入力されるブロック選択アドレスＡＹ＜ｊ＞、ＡＹ＜ｉ＞に従って表３のようにブロック選択信号を生成し、これによって、メモリの４個のブロックのうちの一つのブロックが選択される。
列選択回路部２２０は、図２に示したように、各々のメモリブロックに対して列デコーダ回路２２２、２２４、２２６、２２８と列プリデコーダ回路２２１、２２３、２２５、２２７を含む列選択回路で構成されている。また、各々の列プリデコーダ回路は、第１プリデコーダ回路と第２プリデコーダ回路で構成されている。

図６Ａは、第１プリデコーダ回路の実施の形態を示す回路図であり、図６Ｂは、第２プリデコーダ回路の実施の形態を示す回路図である。

図６Ａを参照すると、第１プリデコーダ回路は、列選択アドレス（ＡＹ＜０＞〜ＡＹ＜ｉ−３＞のうちＡＹ＜ｊ＞を除く)をプリデコーディングして、列デコーダ回路２２２、２２４、２２６、２２８に入力するためのラッチ制御信号ＹＡ０〜ＹＡ＜２^ｉ−２−１＞を生成する。第２プリデコーダ回路は、図６Ｂに示したように、列選択アドレスのうちのゲート選択アドレスＡＹ＜ｉ−１＞、ＡＹ＜ｉ−２＞とブロック選択信号ＭＳＢｅｎまたはＬＳＢｅｎ、ＬＥＦＴｅｎまたはＲＩＧＨＴｅｎ及び倍速制御信号Ｘ１６ｅｎに従って、列デコーダ回路のデータ入出力経路を決めるゲート制御信号ＹＢ ０〜ＹＢ ３を生成する。

図６Ａ及び図６Ｂに示した列プリデコーダ回路は、メモリセルアレイの各々のブロックに対して個別に構成され、同一の回路構成を有する。図６Ａ及び図６Ｂを参照すると、メモリが×８で動作する時、メモリセルアレイ２００のＬＳＢ−Ｌブロックが選択（ＬＳＢｅｎ＝ｈｉｇｈ、ＬＥＦＴｅｎ＝ｈｉｇｈであり、残りのブロック選択信号は全部ｌｏｗ)になったら、ＬＳＢ−Ｌブロック側の列プリデコーダ回路の第２プリデコーダ回路では、入力されるゲート選択アドレスＡＹ＜ｉ−２＞、ＡＹ＜ｉ−１＞に従ってゲート制御信号ＹＢ ０〜ＹＢ ３を生成する。そして、残りのブロックＬＳＢ−Ｒ、ＭＳＢ−Ｌ、ＭＳＢ−Ｒのための第１プリデコーダ回路では、ブロック選択信号によって、ゲート選択アドレスに関係なしに、全部ロー(ｌｏｗ)であるゲート制御信号ＹＢ ０〜ＹＢ ３を生成する。

図７は、列デコーダ回路２２２、２２４、２２６、２２８の実施の形態を示す回路図である。図７に示した列デコーダ回路２２２、２２４、２２６、２２８も図６Ａ及び図６Ｂと同様に、メモリセルアレイ２００の各々のブロックに対して個別に構成され、同一の回路構成を有する。各々の列デコーダ回路２２２、２２４、２２６、２２８は、データラッチ回路２１０によってラッチされたデータを各々の列プリデコーダ回路２２１、２２３、２２５、２２７によって生成されたゲート制御信号ＹＢ ０〜ＹＢ ３によってデータラインＤＬＡ１〜ＤＬＡ４のうちの選択されたデータラインを通じて出力する。そして、全部がローのゲート制御信号ＹＢ ０〜ＹＢ ３が入力される列デコーダ回路では、データラインがＭＯＳトランジスタにより遮断されてラッチされたデータが出力されない。

図８Ａは、第１制御回路２３１におけるデータ入力回路２３１ａの実施の形態を示す回路図であり、図８Ｂは、第１制御回路２３１におけるデータ出力回路２３１ｂの実施の形態を示す回路図である。第１制御回路２３１は、図８Ａ及び図８Ｂに示したデータ入力２３１ａ及び出力回路２３１ｂを含んで構成される。図８Ａ及び図８Ｂを参照すると、第１制御回路２３１は、ブロック選択器２６０からの左右ブロック選択信号ＬＥＦＴｅｎ、ＲＩＧＨＴｅｎに従って選択されたデータラインを通じてデータを入出力する。図８Ａを参照すると、第１制御回路２３１のデータ入力回路２３１ａは、左右ブロック選択信号ＬＥＦＴｅｎ、ＲＩＧＨＴｅｎに従って、使用されるデータラインＤＬＡ１、ＤＬＡ２を選択する。左右ブロック選択信号ＬＥＦＴｅｎ、ＲＩＧＨＴｅｎが全部イネーブル(ＬＥＦＴｅｎ＝ｈｉｇｈ、ＲＩＧＨＴｅｎ＝ｈｉｇｈ)になった場合は、データラインＡ(ＤＬＡ)を通じて入力されるデータＤＬＡ＜０＞〜ＤＬＡ＜７＞をデータラインＡ１(ＤＬＡ１)及びデータラインＡ２(ＤＬＡ２)全部を通じて出力する。そして、左側ブロック選択信号ＬＥＦＴｅｎのみイネーブル(ＬＥＦＴｅｎ＝ｈｉｇｈ、ＲＩＧＨＴｅｎ＝ｌｏｗ)になった場合は、データラインＡ２(ＤＬＡ２)はローに固定し、データラインＡ(ＤＬＡ)を通じて入力されるデータＤＬＡ＜０＞〜ＤＬＡ＜７＞をデータラインＡ１(ＤＬＡ１)を通じてメモリに入力する。

図８Ｂを参照すると、第１制御回路２３１のデータ出力回路２３１ｂは、左側ブロック選択信号ＬＥＦＴｅｎに従ってデータラインＡ１(ＤＬＡ１)及びデータラインＡ２(ＤＬＡ２)のうち一つのデータラインを選択してデータラインＡ(ＤＬＡ)を通じて出力する。第２制御回路２３２は、上述の第１制御回路２３１と同一の回路構成及び動作を有するので、説明を省略する。

図９Ａは、第３制御回路２３３におけるデータ入力回路２３３ａの実施の形態を示す回路図であり、図９Ｂは、第３制御回路２３３におけるデータ出力回路２３３ｂの実施の形態を示す回路図である。第３制御回路２３３は、図９Ａ及び図９Ｂに示したデータ入力２３３ａ及び出力回路２３３ｂを含んで構成される。図９Ａ及び図９Ｂを参照すると、第３制御回路２３３は、ブロック選択器２６０によってイネーブルされたデータラインを通じてデータを入出力する。図９Ａを参照すると、第３制御回路２３３のデータ入力回路２３３ａは、メモリが×１６で動作する場合(Ｘ１６ｅｎ＝ｈｉｇｈ)は、ＭＯＳトランジスタとインバータで構成されたデータライン制御回路１０によってデータラインＤＬＡ、ＤＬＢが互いに分離されて１６個のデータ入出力ピンＩ／Ｏ ０〜Ｉ／Ｏ １５を通じて入力されるデータＤＩ／Ｏ＜０＞〜ＤＩ／Ｏ＜１５＞が各々のデータラインＤＬＡ、ＤＬＢを通じてメモリに入力される。そして、×８で動作する場合(Ｘ１６ｅｎ＝ｌｏｗ)は、データライン制御回路１０によって２つのデータラインＤＬＡ、ＤＬＢが連結され、後方の８個のデータ入出力ピンＩ／Ｏ ８〜Ｉ／Ｏ １５を通じて入力されるデータＤＩＯ＜８＞〜ＤＩ／Ｏ＜１５＞が遮断されて、前方の８個のデータ入出力ピンＩ／Ｏ ０〜Ｉ／Ｏ ７を通じて入力されるデータＤＩ／Ｏ＜０＞〜ＤＩ／Ｏ＜７＞だけ２つのデータラインＤＬＡ、ＤＬＢを通じて同一に入力される。しかし、このデータラインＤＬＡ、ＤＬＢのうち１つのデータラインは、前述の列プリデコーダ回路２２１、２２３、２２５、２２７及び列デコーダ回路２２２、２２４、２２６、２２８により遮断され、残りの一つのラインのみを通じてデータが入力される。

図９Ｂを参照すると、第３制御回路２３３のデータ出力回路２３３ｂは、×１６で動作する場合(Ｘ１６ｅｎ＝ｈｉｇｈ、ＭＳＢｅｎ＝ｈｉｇｈ、ＬＳＢｅｎ＝ｈｉｇｈ)は、第１データライン制御回路３０によって２つの独立的なデータラインＤＩ／Ｏ＜０＞〜ＤＩ／Ｏ＜７＞及びＤＩ／Ｏ＜８＞〜ＤＩ／Ｏ＜１５＞に分離され、各々のデータラインＤＩ／Ｏ＜０＞〜ＤＩ／Ｏ＜７＞及びＤＩ／Ｏ＜８＞〜ＤＩ／Ｏ＜１５＞は、第２データライン制御回路２０と第３データライン制御回路４０により各々データ入出力ピンと連結されて、１６個の互いに異なるデータＤＩ／Ｏ＜０＞〜ＤＩ／Ｏ＜１５＞がデータ入出力ピンＩ／Ｏ ０〜Ｉ／Ｏ １５を通じて出力される。そして、×８で動作する場合(Ｘ１６ｅｎ＝ｌｏｗ)は、第１データライン制御回路３０により２つのデータラインＤＬＡ、ＤＬＢが互いに連結され、ブロック選択信号ＭＳＢｅｎ、ＬＳＢｅｎに従って選択されたデータラインＤＬＡまたはＤＬＢのみを通じて８個のデータが出力される。例えば、ＬＳＢブロックが選択された場合(ＬＳＢｅｎ＝ｈｉｇｈ、ＭＳＢｅｎ＝ｌｏｗ)は、データラインＡ(ＤＬＡ)は、第２データライン制御回路２０によってデータ入出力ピンと連結され、データラインＢ(ＤＬＢ)は、第３データライン制御回路４０により遮断されて、データラインＡ(ＤＬＡ)を通じて入力されるデータだけが入出力ピンを通じて出力される。反対に、ＭＳＢブロックが選択された場合(ＬＳＢｅｎ＝ｌｏｗ、ＭＳＢｅｎ＝ｈｉｇｈ)は、データライン制御回路２０、３０、４０によりデータラインＡ(ＤＬＡ)が遮断され、データラインＢ(ＤＬＢ)を通じて入力されるデータだけが入出力ピンを通じて出力される。

以上、本発明の回路の構成及び動作をその実施形態を通じて説明したが、これは例示的なものに過ぎず、本発明の技術的思想を逸脱しない範囲内で多様な応用及び変更が可能である。

×８で動作する従来のＮＡＮＤ型フラッシュメモリのブロック図である。 本発明の望ましい実施の形態として、指定された倍速オプションに従って×８または×１６のデータ入出力を構成するＮＡＮＤ型フラッシュメモリを示すブロック図である。 図２における列アドレスレジスタの実施の形態を示す回路図である。 図２における倍速オプション選択器の実施の形態を示す回路図である。 図２における倍速オプション選択器のまた他の実施の形態を示す回路図である。 図２におけるブロック選択器の実施の形態を示す回路図である。 第１プリデコーダ回路の実施の形態を示す回路図である。 第２プリデコーダ回路の実施の形態を示す回路図である。 列デコーダ回路の実施の形態を示す回路図である。 第１制御回路におけるデータ入力回路の実施の形態を示す回路図である。 第１制御回路におけるデータ出力回路の実施の形態を示す回路図である。 第３制御回路におけるデータ入力回路の実施の形態を示す回路図である。 第３制御回路におけるデータ出力回路の実施の形態を示す回路図である。

符号の説明

２００ メモリセルアレイ
２１０ データラッチ回路
２２０ 列選択回路部
２２１，２２３，２２５，２２７ 列プリデコーダ回路
２２２，２２４，２２６，２２８ 列デコーダ回路
２３０ データ入出力制御部
２４０ データ入出力部
２５０ 列アドレスレジスタ
２６０ ブロック選択器
２７０ 倍速オプション選択器

Claims (23)

1. 複数のデータ入出力ピンを有する不揮発性半導体メモリ装置において、
   複数のブロックに分けられたメモリセルアレイと、
   指定された倍速オプションに従って倍速制御信号を生成する倍速オプション選択器と、
   前記データ入出力ピンを通じて入力される列アドレスのうちの所定のブロック選択アドレスと、前記倍速制御信号とに応答して前記メモリセルアレイのブロックを選択するための複数のブロック選択信号を生成するブロック選択器と、
   前記列アドレスのうちの所定の列選択アドレスと、前記ブロック選択信号及び前記倍速制御信号とに応答してデータラインを選択し、前記メモリセルアレイのデータを前記選択されたデータラインを通じて出力する列選択回路部と、
   前記ブロック選択信号及び前記倍速制御信号に応答して前記列選択回路部とのデータ入出力のためのデータラインを選択するデータ入出力制御部とを含むことを特徴とする不揮発性半導体メモリ装置。
2. 前記メモリセルアレイは、４個のブロックに分割されることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
3. 前記不揮発性半導体メモリは、１６個のデータ入出力ピンを有することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
4. 前記データ入出力ピンは、前記倍速オプションに従って選択されることを特徴とする請求項１及び請求項３に記載の不揮発性半導体メモリ装置。
5. 前記列アドレスは、ブロック選択アドレスと列選択アドレスとを含むことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
6. 前記ブロック選択アドレスは、前記ブロック選択器に入力されることを特徴とする請求項５に記載の不揮発性半導体メモリ装置。
7. 前記倍速制御信号は、前記倍速オプションに従って入出力されるデータのビット数を決める信号であることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
8. 前記ブロック選択器は、前記メモリセルアレイの各ブロックを選択するための第１乃至第４ブロック選択信号を生成し、前記倍速制御信号及び前記第１乃至第４ブロック選択信号及び前記ブロック選択アドレスの組み合わせにより前記メモリセルアレイのブロックを選択することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
9. 前記列選択回路部は、前記メモリセルアレイのブロックの各々に対して個別に列デコーダ回路及び列プリデコーダ回路とを含むことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
10. 前記列プリデコーダ回路は、
    入力される列選択アドレスをプリデコーディングしてラッチ制御信号を生成する第１プリデコーダ回路と、
    前記列選択アドレスのうちの所定の列選択アドレスと、前記ブロック選択信号及び前記倍速制御信号とに応答してゲート制御信号を生成する第２列プリデコーダ回路とを含むことを特徴とする請求項９に記載の不揮発性半導体メモリ装置。
11. 前記ゲート制御信号は、前記列デコーダ回路のデータ入出力のためのデータラインを選択する信号であることを特徴とする請求項１０に記載の不揮発性半導体メモリ装置。
12. 前記列デコーダ回路は、前記ラッチ制御信号及び前記ゲート制御信号に応答して前記メモリセルアレイからのデータを前記選択されたデータラインを通じて出力することを特徴とする請求項９及び請求項１０に記載の不揮発性半導体メモリ装置。
13. 前記データ入出力制御部は、
    前記第１ブロック選択信号及び前記第２ブロック選択信号に応答してデータの入出力のためのデータラインを選択する第１制御回路と、
    前記第１ブロック選択信号及び前記第２ブロック選択信号に応答してデータの入出力のためのデータラインを選択する第２制御回路と、
    前記倍速制御信号と、第３ブロック選択信号及び第４ブロック選択信号とに応答してデータの入出力のためのデータラインを選択する第３制御回路とを含むことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
14. 前記第１制御回路は、
    前記第１ブロック選択信号及び前記第２ブロック選択信号に応答してデータの入力のためのデータラインを選択する第１データ入力回路と、
    前記第１ブロック選択信号に応答してデータの出力のためのデータラインを選択する第１データ出力回路とを含むことを特徴とする請求項１３に記載の不揮発性半導体メモリ装置。
15. 前記第２制御回路は、前記第１制御回路と同一の構成を有することを特徴とする請求項１３及び請求項１４に記載の不揮発性半導体メモリ装置。
16. 前記第３制御回路は、前記倍速制御信号に応答してデータの入力のためのデータラインを選択する第２データ入力回路と、
    前記倍速制御信号と、前記第３ブロック選択信号及び前記第４ブロック選択信号とに応答してデータの出力のためのデータラインを選択する第２データ出力回路とを含むことを特徴とする請求項１３に記載の不揮発性半導体メモリ装置。
17. 不揮発性半導体メモリ装置において、
    ４個のブロックに分けられたメモリセルアレイと、
    １６個のデータ入出力ピンで構成されたデータ入出力部と、
    前記データ入出力部から入力される列アドレスを同期信号に従って順次に出力する列アドレスレジスタと、
    指定された倍速オプションに従って８倍速または１６倍速の倍速制御信号を生成する倍速オプション選択器と、
    前記列アドレスレジスタからのブロック選択アドレスと前記倍速制御信号に応答して前記メモリセルアレイのブロックを選択するための第１乃至第４ブロック選択信号を生成するブロック選択器と、
    前記列アドレスレジスタからの列選択アドレスと、前記第１乃至第４ブロック選択信号及び前記倍速制御信号とに応答してデータの入出力のためのデータラインを選択し、前記メモリのデータを前記選択されたデータラインを通じて出力する列選択回路部と、
    前記第１ブロック選択信号及び前記第２ブロック選択信号に応答してデータの入出力のためのデータラインを選択する第１制御回路部と、
    前記倍速制御信号と前記第３ブロック選択信号及び前記第４ブロック選択信号とに応答してデータの入出力のためのデータラインを選択する第２制御回路部とを含むことを特徴とする不揮発性半導体メモリ装置。
18. 前記倍速制御信号は、前記倍速オプションに従って入出力されるデータのビット数を決める信号であることを特徴とする請求項１７に記載の不揮発性半導体メモリ装置。
19. 前記第１制御回路部は、
    前記第１ブロック選択信号及び前記第２ブロック選択信号に応答してデータの入力のためのデータラインを選択する第１データ入力回路と、
    前記第１ブロック選択信号に応答してデータの出力のためのデータラインを選択する第１データ出力回路とを含むことを特徴とする請求項１７に記載の不揮発性半導体メモリ装置。
20. 前記第２制御回路は、
    前記倍速制御信号に応答してデータの入力のためのデータラインを選択する第２データ入力回路と、
    前記倍速制御信号と、前記第３ブロック選択信号及び前記第４ブロック選択信号とに応答してデータの出力のためのデータラインを選択する第２データ出力回路とを含むことを特徴とする請求項１７に記載の不揮発性半導体メモリ装置。
21. 前記列選択回路部は、前記メモリセルアレイのブロックの各々に対して個別に列デコーダ回路と列プリデコーダ回路とを含むことを特徴とする請求項１７に記載の不揮発性半導体メモリ装置。
22. 前記列プリデコーダ回路は、
    入力される列選択アドレスをプリデコーディングしてラッチ制御信号を生成する第１プリデコーダ回路と、
    前記列選択アドレスのうちの所定の列選択アドレスと、前記ブロック選択信号及び倍速制御信号とに応答してゲート制御信号を生成する第２列プリデコーダ回路とを含むことを特徴とする請求項２１に記載の不揮発性半導体メモリ装置。
23. 前記ゲート制御信号は、前記列デコーダ回路のデータ入出力のためのデータラインを選択する信号であることを特徴とする請求項２２に記載の不揮発性半導体メモリ装置。

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