KR20170082798A - 메모리 모듈 - Google Patents

메모리 모듈 Download PDF

Info

Publication number
KR20170082798A
KR20170082798A KR1020160002001A KR20160002001A KR20170082798A KR 20170082798 A KR20170082798 A KR 20170082798A KR 1020160002001 A KR1020160002001 A KR 1020160002001A KR 20160002001 A KR20160002001 A KR 20160002001A KR 20170082798 A KR20170082798 A KR 20170082798A
Authority
KR
South Korea
Prior art keywords
input
memory
output
wafer
memory module
Prior art date
Application number
KR1020160002001A
Other languages
English (en)
Inventor
이도윤
김민창
김창현
이재진
정헌삼
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160002001A priority Critical patent/KR20170082798A/ko
Priority to US15/162,748 priority patent/US10013195B2/en
Publication of KR20170082798A publication Critical patent/KR20170082798A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0625—Power saving in storage systems
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G06F13/287—Multiplexed DMA
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0689—Disk arrays, e.g. RAID, JBOD
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/12—Apparatus or processes for interconnecting storage elements, e.g. for threading magnetic cores
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Abstract

본 발명에 따른 메모리 모듈은 각각 복수의 메모리 패키지들로 구성되며 입출력 핀들을 통하여 데이터를 입출력하는 복수의 메모리 그룹들, 어드레스 신호에 기초하여 복수의 메모리 그룹들 중 적어도 하나의 메모리 그룹을 활성화하는 제어회로, 및 어드레스 신호에 기초하여 활성화된 메모리 그룹과 메모리 모듈의 입출력 버스를 연결하는 멀티플렉서 회로를 포함한다.

Description

메모리 모듈 {Memory module}
본 발명의 다양한 실시 예들은 메모리 모듈 및 메모리 패키지를 포함하는 메모리 모듈과 관련된다.
메모리 모듈은 다수의 메모리 패키지들을 포함하여 구현될 수 있으며, 메모리 패키지들은 다양한 메모리 회로들로 구현될 수 있다. 보다 작은 크기의 전자장치에 대한 요구에 따라 메모리 모듈의 집적도를 높이는 한편으로 메모리 모듈의 동작을 위하여 소비되는 전력을 줄이는 방안이 논의되고 있다. 메모리 모듈에서 소비되는 전력을 줄이기 위해서는 메모리 모듈을 구성하는 다양한 요소들에서 소비되는 전력을 줄일 필요가 있다.
본 발명의 다양한 실시 예들은, 다수의 웨이퍼 단품들이 데이터 입출력하는 과정에서의 로딩을 줄임으로써 전류 소모를 최소화하는 메모리 패키지를 포함하는 메모리 모듈을 제공하고자 한다.
본 발명의 다양한 실시 예들은, 다수의 메모리 패키지의 활성화 여부를 개별적으로 제어할 수 있어 동작 전류를 선택적으로 증감할 수 있는 메모리 모듈을 제공하고자 한다.
본 발명의 일 실시 예에 따른 메모리 모듈은 각각 복수의 메모리 패키지들로 구성되며 입출력 핀들을 통하여 데이터를 입출력하는 복수의 메모리 그룹들, 어드레스 신호에 기초하여 상기 복수의 메모리 그룹들 중 적어도 하나의 메모리 그룹을 활성화하는 제어회로, 및 상기 어드레스 신호에 기초하여 상기 활성화된 메모리 그룹과 메모리 모듈의 입출력 버스를 연결하는 멀티플렉서 회로를 포함한다.
본 문서에 개시되는 다양한 실시 예들에 따르면, 메모리 모듈에 구비되는 메모리 패키지는 입출력 핀과 웨이퍼 단품 사이의 연결 배선을 최소화하여 입출력 핀에서 바라보는 로딩을 줄일 수 있다. 입출력 핀에서 바라보는 로딩이 줄어듦에 따라 메모리 패키지의 데이터 입출력의 신뢰성이나 데이터 입출력 속도 등이 향상될 수 있으며 데이터 입출력에 필요한 전력도 줄어들 수 있다.
더욱이 본 문서에서 개시되는 다양한 실시 예들에 따르면, 메모리 모듈을 구성하는 메모리 패키지 중에서 일부만을 활성화함으로써 하나의 메모리 패키지에서 발생하는 전력 소모를 감안하여 전력 소모를 제어할 수 있어 효과적인 전력관리를 가능하게 한다.
아울러 본 문서에 개시되는 다양한 실시 예들은 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1 내지 도 3은 본 발명의 실시 예들에 따른 메모리 모듈들을 나타내는 도면들이다.
도 4 및 도 5는 본 발명의 실시 예들에 따른 메모리 모듈에 포함되는 메모리 패키지를 나타내는 도면들이다.
이하, 첨부한 도면을 참조하여 본 발명의 다양한 실시 예들에 대해 상세히 설명하고자 한다. 본 문서에서 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
본 문서에 개시되어 있는 본 발명의 다양한 실시 예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 다양한 실시 예들은 여러 가지 형태로 실시될 수 있으며 본 문서에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
다양한 실시 예에서 사용된 "제1", "제2", "첫째", 또는 "둘째" 등의 표현들은 다양한 구성요소들을, 순서 및/또는 중요도에 상관없이 수식할 수 있고, 해당 구성요소들을 한정하지 않는다. 예를 들면, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 바꾸어 명명될 수 있다.
본 문서에서 사용된 용어들은 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 다른 실시 예의 범위를 한정하려는 의도가 아닐 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명의 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가질 수 있다. 일반적으로 사용되는 사전에 정의된 용어들은 관련 기술의 문맥 상 가지는 의미와 동일 또는 유사한 의미를 가지는 것으로 해석될 수 있으며, 본 문서에서 명백하게 정의되지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 경우에 따라서, 본 문서에서 정의된 용어일지라도 본 발명의 실시 예들을 배제하도록 해석될 수 없다.
도 1은 본 발명의 일 실시 예에 따른 메모리 모듈을 나타내는 도면이다.
도 1을 참조하면, 메모리 모듈(1a)은 기판(100), 복수의 메모리 패키지들(211, ..., 217, 221, ..., 227, 231, .., 237, 241, ..., 247)을 구비하는 복수의 메모리 그룹들(210, 220, 230, 240), 제어회로(300) 및 멀티플렉서 회로(400)를 포함할 수 있다.
복수의 메모리 패키지들(211, ..., 217, 221, ..., 227, 231, .., 237, 241, ..., 247)은 기판(100) 상의 동일한 면에 실장될 수 있으며 각 메모리 패키지들(211, ..., 217, 221, ..., 227, 231, .., 237, 241, ..., 247)은 도 4 및 도 5를 참조하여 후술하는 것과 같은 구성을 가질 수 있다.
본 발명의 일 실시 예에 있어서 메모리 모듈(1a)에 포함되는 복수의 메모리 그룹들(210, 220, 230, 240)은 각각 동일한 수의 메모리 패키지들을 구비할 수 있다. 이 경우, 메모리 그룹(210, 220, 230, 240)이 활성화되는 경우에 일정한 시간 간격 동안 입출력되는 데이터 비트 수는 동일할 수 있다. 즉 버스트 길이(burst length)가 동일한 것으로 이해될 수 있으며, 이에 따라 메모리 그룹(210, 220, 230, 240) 각각은 동일한 수의 입출력 핀들을 구비할 수 있다.
다른 실시 예에 있어서, 메모리 모듈(1a)에 포함되는 복수의 메모리 그룹들(210, 220, 230, 240) 각각은 상이한 수의 메모리 패키지들을 포함할 수 있다. 따라서 메모리 그룹들(210, 220, 230, 240) 각각이 활성화 되는 경우에 상이한 버스트 길이의 데이터들이 입출력될 수 있다. 또한, 다른 실시 예에 있어서, 각 메모리 그룹들(210, 220, 230, 240)이 동일한 수의 메모리 패키지들을 구비하는 경우라고 하더라도 각 메모리 패키지들의 버스트 길이가 상이하여 메모리 그룹(210, 220, 230, 240)이 활성화되는 경우에 상이한 버스트 길이의 데이터들이 입출력될 수 있다. 이 경우에는 메모리 그룹들(210, 220, 230, 240)에 구비되는 입출력 핀의 수가 상이할 수 있다.
제어회로(300)는 어드레스 신호(GADDR)에 기초하여 제어신호(GCON)를 생성함으로써, 복수의 메모리 그룹들(210, 220, 230, 240) 중 적어도 하나의 메모리 그룹을 활성화한다. 제어신호(GCON)에 기초하여 활성화된 메모리 그룹에 대해서만 데이터 입출력이 수행될 수 있다.
멀티플렉서 회로(400)는 어드레스 신호(GADDR)에 기초하여 활성화된 메모리 그룹으로부터 수신된 입출력 데이터를 메모리 모듈(1a)의 입출력 버스(BUS)와 연결할 수 있다.
메모리 모듈(1a)의 입출력 버스(BUS)는 활성화된 메모리 그룹의 버스트 길이의 배수에 해당하는 데이터를 입출력 할 수 있다. 예를 들어, 메모리 그룹(210, 220, 230, 240)이 각각 n의 버스트 길이를 가지면서 데이터를 입출력 하는 경우에 메모리 모듈(1a)의 입출력 버스(BUS)는 an(a는 1 이상의 자연수)에 해당하는 버스트 길이를 가지면서 데이터를 입출력할 수 있다.
제어회로(300)는 어드레스 신호(GADDR)에 기초하여 메모리 모듈(1a)의 입출력 버스(BUS)의 수와 활성화된 메모리 그룹의 핀 수가 동일하도록 메모리 그룹의 활성화를 제어할 수 있다.
실시 예에 따라, 메모리 모듈(1a)의 입출력 버스(BUS)의 수가 64개로서 x64의 버스트 길이를 가지면서 입출력 동작을 수행하고, 메모리 그룹(210, 220, 230, 240)의 각 메모리 패키지(211, ..., 217, 221, ..., 227, 231, .., 237, 241, ..., 247)가 x8의 버스트 길이로 입출력 동작을 수행할 수 있다. 이 경우, 제어회로(300)는 8 개의 메모리 패키지가 활성화되도록 제어신호(GCON)를 생성하여 각 메모리 그룹들(210, 220, 230, 240)에 제공할 수 있다. 제어회로(300)는 메모리 그룹들(210, 220, 230, 240) 중에서 두 개의 메모리 그룹을 활성화하는 제어신호(GCON)를 생성할 수 있다.
다른 실시 예에 있어서, 메모리 모듈(1a)이 동일하게 x64의 버스트 길이를 가지면서 입출력 동작을 수행하고, 메모리 그룹의 각 메모리 패키지(211, ..., 217, 221, ..., 227, 231, .., 237, 241, ..., 247)가 x16의 버스트 길이로 입출력 동작을 수행할 수 있다. 이 경우, 제어회로(300)는 4개의 메모리 패키지가 활성화되도록 제어신호(GCON)를 생성하여 각 메모리 그룹들(210, 220, 230, 240)에 제공할 수 있다. 제어신호(GCON)에 기초하여 메모리 그룹들(210, 220, 230, 240) 중에서 하나의 메모리 그룹이 활성화될 수 있다.
멀티플렉서 회로(400)는 어드레스 신호(GADDR)에 기초하여 활성화된 메모리 그룹(210, 220, 230, 240 중 하나)과 메모리 모듈(1a)의 입출력 버스(BUS)를 연결할 수 있다. 데이터 출력 동작의 경우, 활성화된 메모리 그룹(210, 220, 230, 240 중 하나)으로부터 출력된 데이터가 멀티플렉서 회로(400)를 거쳐 메모리 모듈(1a)의 입출력 버스(BUS)로 출력될 수 있다. 데이터 입력 동작의 경우, 메모리 모듈(1a)의 입출력 버스(BUS)로 제공된 데이터가 멀티플렉서 회로(400)를 거쳐 메모리 그룹들(210, 220, 230, 240) 중에서 활성화된 메모리 그룹으로 제공될 수 있다. 메모리 그룹(210, 220, 230, 240)의 활성화는 어드레스 신호(GADDR)에 기초하여 제어회로(300)에서 생성된 제어신호(GCON)에 따라 이루어질 수 있다.
예를 들어, 메모리 그룹(210, 220, 230, 240)과 멀티플렉서 회로(400)는 기판(100)에 형성된 연결배선을 통하여 연결될 수 있다.
본 발명의 일 실시 예에 따른 메모리 모듈(1a)은 메모리 모듈(1a)에 실장된 모든 메모리 그룹(210, 220, 230, 240)중에서 어드레스 신호(GADDR)에 따라 선택된 일부만이 활성화될 수 있다. 메모리 모듈(1a)의 전체 메모리 그룹들(210, 220, 230, 240) 중에서 활성화된 일부 메모리 그룹만이 동작함에 따라서 메모리 모듈(1a) 내의 전력 소모가 줄어들 수 있다. 예를 들어, 저전력 동작을 수행하는 경우에는 최소한의 메모리 그룹만을 활성화시킬 수 있고 전력 여유가 있다면 많은 메모리 그룹을 활성화할 수 있다.
도 1에서는 메모리 모듈(1a)이 UDIMM(Unbuffered dual in-line memory module)의 형태를 가지는 것으로 도시하였으나, 본 발명은 이에 한정되지 않으며 본 발명의 일 실시 예에 따른 메모리 모듈(1a)은 RDIMM(Registered DIMM), LRDIMM(Load Reduced DIMM), SODIMM(Small Outline DIMM) 등 다양한 형태로 구현될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 메모리 모듈을 나타내는 도면이다.
도 2를 참조하면, 메모리 모듈(1b)은 기판(100), 복수의 메모리 그룹들(210, 220, 230, 240), 제어회로(300) 및 복수의 멀티플렉서 회로들(410, 420)을 포함할 수 있다. 도 2에 있어서, 도 1과 동일한 구성요소들은 동일한 참조부호를 사용하였으며 동일한 구성요소들은 실질적으로 동일한 구성 및 동일한 동작을 수행하는 바, 이에 대한 구체적인 설명은 생략하도록 한다.
도 1의 메모리 모듈(1a)과 비교하였을 경우, 도 2의 메모리 모듈(1b)은 복수의 멀티플렉서 회로들(410, 420)을 통하여 메모리 그룹(210, 220, 230, 240)과 입출력 버스(BUS1, BUS2)를 연결함으로써 메모리 그룹(210, 220, 230, 240)과 멀티플렉서 회로들(410, 420) 사이의 연결배선의 길이를 줄일 수 있다.
제1 멀티플렉서 회로(410)는 제1 및 제2 메모리 그룹들(210, 220)과 메모리 모듈(1b)의 제1 입출력 버스(BUS1)를 연결하고, 제2 멀티플렉서 회로(420)는 제3 및 제4 메모리 그룹들(230, 240)과 메모리 모듈(1b)의 제2 입출력 버스(BUS2)를 연결할 수 있다.
예를 들어, 도 1의 메모리 모듈(1a)에서는 하나의 멀티플렉서 회로(400)에 대하여 모든 메모리 그룹(210, 220, 230, 240)이 연결되었기 때문에 메모리 그룹(210, 220, 230, 240)과 멀티플렉서 회로(400) 사이의 연결배선의 길이 차이가 있다. 구체적으로, 제1 메모리 그룹(210)이 활성화되어 멀티플렉서 회로(400)와 입출력 동작을 수행하는 경우와 제2 메모리 그룹(220)이 활성화되어 멀티플렉서 회로(400)와 입출력 동작을 수행하는 경우를 비교하면, 제2 메모리 그룹(220)와 멀티플렉서 회로(400)가 입출력 동작을 수행하는 경우에 지연시간이 적을 수 있다.
도 2의 메모리 모듈(1b)은 제1 멀티플렉서 회로(410)와 연결된 제1 메모리 그룹(210)과 제2 메모리 그룹(220)이 실질적으로 동일한 길이의 연결배선을 통하여 연결될 수 있다. 마찬가지로 제2 멀티플렉서 회로(420)와 연결된 제3 메모리 그룹(230)과 제4 메모리 그룹(240)은 실질적으로 동일한 길이의 연결배선을 통하여 연결될 수 있다.
제1 멀티플렉서 회로(410)는 어드레스 신호(GADDR)에 기초하여 제1 및 제2 메모리 그룹들(210, 220)을 선택적으로 제1 입출력 버스(BUS1)와 연결할 수 있다. 제2 멀티플렉서 회로(420)는 어드레스 신호(GADDR)에 기초하여 제3 및 제4 메모리 그룹들(230, 240)을 선택적으로 제2 입출력 버스(BUS2)와 연결할 수 있다.
각 메모리 그룹들(210, 220, 230, 240)은 실질적으로 동일한 수의 입출력 핀을 필요로 하는 동일한 버스트 길이를 가지면서 입출력 동작을 수행할 수 있다. 예를 들어 도 2에서는 각 메모리 그룹들(210, 220, 230, 240)이 m의 버스트 길이를 갖고 입출력 동작을 수행하는 것으로 설명한다. 제1 멀티플렉서 회로(410)를 통하여 출력되는 제1 입출력 버스(BUS1)는 bm(b는 0보다 큰 정수)의 버스트 길이를 가질 수 있으며 제2 멀티플렉서 회로(420)로부터 출력되는 제2 입출력 버스(BUS2)는 cm(c는 0보다 큰 정수)의 버스트 길이를 가질 수 있다.
예를 들어, 메모리 모듈(1b)이 x32의 버스트 길이로 동작하는 경우, 제1 입출력 버스(BUS1)와 제2 입출력 버스(BUS2) 각각은 x16의 버스트 길이를 가질 수 있다. 각 메모리 그룹이 x4의 버스트 길이로 동작하는 경우에는 제1 및 제2 메모리 그룹들(210, 220) 중 하나의 메모리 그룹이 활성화되고 제3 및 제4 메모리 그룹들(230, 240) 중에서 하나의 메모리 그룹이 활성화될 수 있다. 다른 실시 예에 있어서, 제1 입출력 버스(BUS1)와 제2 입출력 버스(BUS2) 각각이 x32의 버스트 길이를 모두 가질 수 있는 경우에는 제1 내지 제4 메모리 그룹들(210, 220, 230, 240) 중에서 두 개의 메모리 그룹들이 활성화되어 제3 및 제4 메모리 그룹들(230, 240)이 모두 활성화되고 제1 및 제2 메모리 그룹들(210, 220)은 모두 비활성화될 수 있다.
도 3은 본 발명의 일 실시 예에 따른 메모리 모듈을 나타내는 도면이다.
도 3을 참조하면 메모리 모듈(1c)은 기판(100), 복수의 메모리 그룹들(250, 255, ..., 285), 제어회로(300) 및 멀티플렉서 회로(430)를 포함할 수 있다.
도 3의 메모리 모듈(1c)은 두 개의 메모리 패키지들로 구성된 메모리 그룹들(250, 255, ..., 285)로 구성된다. 메모리 그룹들이 두 개의 메모리 패키지들로 구성된다는 점 이외에 도 3의 메모리 모듈(1c)은 도 1의 메모리 모듈(1a)과 실질적으로 동일한 구성을 갖는다.
다만, 도 3에 도시한 메모리 모듈(1c)은 본 발명의 실시 예들에 따른 메모리 모듈들(1a, 1b, 1c)이 다양한 수의 메모리 패키지들로 구성된 메모리 그룹의 단위로 입출력 동작을 제어할 수 있다는 점을 예시적으로 설명하기 위하여 도시한 것으로, 도 2의 메모리 모듈(1b)과 같이 둘 이상의 멀티플렉서 회로를 구비하여 구현될 수도 있을 것이다.
메모리 모듈(1c)은 어드레스 신호(GADDR)에 기초하여 복수의 메모리 그룹들(250, 255, ..., 285) 중에서 적어도 하나의 메모리 그룹을 활성화하고, 활성화된 메모리 그룹으로부터 연장된 연결배선을 통하여 멀티플렉서 회로(430)로 데이터를 송수신할 수 있다. 각 메모리 그룹(250, 255, ..., 285)은 xp의 버스트 길이로 입출력 동작을 수행할 수 있다. 멀티플렉서 회로(430)는 어드레스 신호(GADDR)에 기초하여 활성화된 메모리 그룹으로부터 제공된 데이터를 제3 버스(BUS3)를 통하여 출력하거나, 제3 버스(BUS3)를 통하여 입력된 데이터를 어드레스 신호(GADDR)에 기초하여 복수의 메모리 그룹들(250, 255, ..., 285) 중 적어도 하나의 메모리 그룹으로 전송할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 메모리 모듈에 포함되는 메모리 패키지를 나타내는 도면이다.
도 4를 참조하면, 메모리 패키지(200a)는 복수의 웨이퍼 단품들(1110), 복수의 입출력 핀들(DQ0, ..., DQn) 및 복수의 웨이퍼 단품들(1110)과 복수의 입출력 핀들(DQ0, ..., DQn)을 연결하는 복수의 와이어들(WG1, WG2, ..., WGn)을 포함할 수 있다.
각 웨이퍼 단품(1111, 1113, ..., 1115)은 제1 버스트 길이(예를 들어 x4)로 입출력 동작을 수행할 수 있다. 이에 따라서 각 웨이퍼 단품(1111, 1113, ..., 1115)의 4개의 입출력 단이 각 4개의 입출력 핀들(DQ0, ..., DQn)과 연결될 수 있다.
도 4에서는 제1 웨이퍼 단품(1111)이 제1 와이어 그룹(WG1)을 통하여 제1 내지 제4 입출력 핀(DQ0, DQ1, DQ2, DQ3)과 연결되고 제2 웨이퍼 단품(1113)이 제2 와이어 그룹(WG2)을 통하여 제5 내지 제8 입출력 핀(DQ4, DQ5, DQ6, DQ7)과 연결되는 것으로 도시하였다. 각 웨이퍼 단품들(1111, 1113, ..., 1115)은 동일한 수의 입출력 핀들과 와이어들을 통하여 연결되며, 최종적으로 메모리 패키지(200a)에 구비된 입출력 핀들(DQ0, ..., DQn) 전체가 웨이퍼 단품들(1110)과 일대 일로 균일하게 연결될 수 있다.
예를 들어, 도 1에서 웨이퍼 단품(1110)이 x4 의 입출력 동작을 수행하고 메모리 패키지(200a)에 16개의 웨이퍼 단품(1110)이 포함되어 있다고 가정하자. 16개의 웨이퍼 단품(1110)은 각각 4개씩 모두 64개의 입출력 핀들과 연결되며 메모리 패키지(200a)는 x64의 입출력 동작을 수행할 수 있다.
본 발명의 일 실시 예에 따른 메모리 모듈에 포함되는 메모리 패키지(200a)는 입출력 핀들(DQ0, ..., DQn)와 웨이퍼 단품이 서로 일대일로 연결되는 구성을 가짐에 따라서 입출력 핀들(DQ0, ..., DQn)에서 바라보는 로딩이 최소화될 수 있다.
이와는 달리, 메모리 패키지(200a)가 x64 동작을 수행하는 경우, 메모리 패키지(200a)에 구비된 입출력 핀들(DQ0, ..., DQn)의 수는 64개로 정해져 있을 수 있다. 그런데 x16 동작을 하는 웨이퍼 단품(1110)이 8개 구비되는 경우에는 각 웨이퍼 단품(1110)이 8개의 입출력 핀들(DQ0, ..., DQn)과 연결되어야 하므로, 메모리 패키지(200a)에 구비된 입출력 핀들(DQ0, ..., DQn)이 웨이퍼 단품(1110)과 일대일로 연결되지 않고 2:1로 연결될 수 있다.
이와 같이 웨이퍼 단품(1110)과 입출력 핀들(DQ0, ..., DQn)이 일대일로 연결되지 않고 다(多)대일로 연결되는 경우에는 입출력 핀들(DQ0, ..., DQn)에서 바라본 로딩(loading)이 증가할 수 있다. 입출력 핀들(DQ0, ..., DQn)에서 바라보는 로딩이 증가하는 경우에는 입출력 동작을 수행하는 과정에서 전류 소비가 증가할 뿐만 아니라 입출력 신호가 신뢰성을 가지면서 전달되지 않을 가능성이 있다.
따라서 본 발명의 일 실시 예에 따른 메모리 패키지(200a)는 입출력 핀들(DQ0, ..., DQn)과 일대일로 연결되는 웨이퍼 단품들(1110)을 구비함으로써 입출력 핀에서 바라보는 로딩을 최소화할 수 있고 결과적으로 전력 소모를 줄일 수 있다.
실시 예에 따라, 복수의 웨이퍼 단품(1110)은 기판(500) 상에 순차적으로 적층(stack)되는 방식으로 실장될 수 있다.
도 5는 본 발명의 일 실시 예에 따른 메모리 모듈에 포함되는 메모리 패키지를 나타내는 도면이다.
도 5를 참조하면, 메모리 패키지(200b)는 기설정된 버스트 길이로 입출력 동작을 수행하는 복수의 웨이퍼 단품들(2110), 보조 입출력 핀 집합들(sDQ0, sDQ1, ..., sDQn) 및 베이스 다이(2220)를 포함할 수 있다.
메모리 패키지(200b)에 구비된 복수의 웨이퍼 단품들(2111, 2113, ..., 2115) 각각은 동일한 버스트 길이로 입출력 동작을 수행할 수 있다. 도 5를 참조하여 이하에서는 복수의 웨이퍼 단품들(2111, 2113, ..., 2115) 각각이 x8 입출력 동작을 수행하는 것을 기준으로 설명하나 이에 한정되는 것은 아니다.
복수의 웨이퍼 단품들(2111, 2113, ..., 2115) 각각은 보조 입출력 핀 집합들(sDQ0, sDQ1, ..., sDQn)과 보조 와이어 그룹들(sWG1, sWG2, .., sWGn)을 통하여 일대일로 연결된다. 각 보조 입출력 핀 집합(sDQ0, sDQ1, ..., sDQn)은 버스트 길이에 따라서 8개의 보조 입출력 핀들(sDQ0_0, ..., sDQ0_7, sDQ1_0, ..., sDQ1_7, ..., sDQ7_0, ..., sDQ7_7)을 포함할 수 있으며, 각 보조 와이어 그룹들(sWG1, sWG2, .., sWGn)은 버스트 길이에 따라서 8개의 보조 와이어들로 구성될 수 있다.
구체적으로 제1 웨이퍼 단품(2111)은 제1 보조 와이어 그룹(sWG1)을 통하여 제1 보조 입출력 핀 집합(sDQ0; sDQ0_0, ..., sDQ0_7)과 일대일로 연결되고, 제2 웨이퍼 단품(2113)은 제2 보조 와이어 그룹(sWG2)을 통하여 제2 보조 입출력 핀 집합(sDQ1; sDQ1_0, ..., sDQ1_7)과 일대일로 연결된다. 동일한 방식으로 복수의 웨이퍼 단품들은 보조 와이어 그룹을 통하여 보조 입출력 핀 집합들과 일대일로 연결될 수 있다.
각 보조 입출력 핀 집합은 동일한 개수일 수 있으며, 보조 입출력 핀 집합의 수는 웨이퍼 단품(2110)의 버스트 길이에 상응할 수 있다.
본 발명의 일 실시 예에 따른 메모리 패키지(200b)의 보조 입출력 핀 집합들(sDQ0, sDQ1, ..., sDQ7)을 구성하는 각 보조 입출력 핀들(sDQ0_0, ..., sDQ0_7, sDQ1_0, ..., sDQ1_7, ..., sDQ7_0, ..., sDQ7_7)은 모두 하나의 와이어를 통하여 웨이퍼 단품(2110)과 연결되기 때문에 보조 입출력 핀에서 바라본 로딩은 작아질 수 있다.
보조 입출력 핀 집합들(sDQ0, sDQ1, ..., sDQ7) 각각은 베이스 다이(2220)와 연결되며, 베이스 다이(2220)는 선택신호(SADDR)에 기초하여 복수의 보조 입출력 핀 집합들(sDQ0, sDQ1, ..., sDQ7)과 하나의 입출력 핀(DQ[0:7])을 연결한다.
구체적으로 베이스 다이(2220)는 선택신호(SADDR)에 기초하여 제1 내지 n 보조 입출력 핀 집합들(sDQ0, sDQ1, ..., sDQ7) 중에서 하나의 보조 입출력 핀 집합을 선택하여 입출력 핀(DQ[0:7])과 연결한다. 예를 들어, 베이스 다이(2220)는 제2 보조 입출력 핀 집합(sDQ1; sDQ1_0, ..., sDQ1_7)과 입출력 핀(DQ[0:7])을 연결할 수 있다.
본 발명의 일 실시 예에 따른 메모리 패키지(200b)에서는 웨이퍼 단품(2110) 각각의 버스트 길이와 메모리 패키지(200b) 전체의 버스트 길이가 동일하다. 따라서 선택신호(SADDR)에 기초하여 복수의 웨이퍼 단품(2220) 중에서 하나의 웨이퍼 단품이 활성화되고, 활성화된 웨이퍼 단품의 데이터가 보조 입출력 핀 집합을 통하여 베이스 다이(2220)에 제공된다. 베이스 다이(2220)는 선택신호(SADDR)에 기초하여 활성화된 웨이퍼 단품의 보조 입출력 핀 집합을 메모리 패키지(200b)의 입출력 핀(DQ[0:7])을 연결하거나, 활성화된 웨이퍼 단품의 보조 입출력 핀 집합을 통하여 제공된 데이터를 입출력 핀(DQ[0:7])으로 제공한다.
반대로 베이스 다이(2220)는 입출력 핀(DQ[0:7])을 통하여 제공된 데이터를 선택신호(SADDR)에 기초하여 특정한 보조 입출력 핀 집합에 제공하고, 제공된 데이터는 선택신호(SADDR)에 기초하여 활성화된 웨이퍼 단품으로 제공될 수 있다.
각 보조 입출력 핀 집합에 포함된 핀 수(도 5에서는 8개)와 메모리 모듈(200b)의 입출력 핀 수는 동일하다. 따라서 하나의 보조 입출력 핀에는 하나의 보조 와이어만이 연결될 수 있다.
본 발명의 일 실시 예에 따른 메모리 패키지는 복수의 웨이퍼 단품들과 일대일로 연결된 보조 입출력 핀들을 포함함으로써 하나의 보조 입출력 핀들이 바라보는 로딩을 최소화하면서도 웨이퍼 단품을 선택적으로 활성화시킴으로써 메모리 패키지에 구비된 입출력 핀을 활용하여 웨이퍼 단품의 동작을 가능하게 한다.
실시 예에 따라 선택신호(SADDR)는 도 1 내지 도 3에 도시한 메모리 모듈(10a, 10b, 10c)의 제어회로(300)로부터 제공되거나 도시하지는 않았으나, 메모리 패키지(200b)에 구비된 제어수단으로부터 제공될 수도 있다.
상술한 바와 같이 본 발명의 일 실시 예에 따른 메모리 모듈(1a, 1b, 1c)은 메모리 모듈(1a, 1b, 1c)의 입출력 버스와 동일한 버스트 길이를 가지도록 전체 메모리 그룹 중 일부를 활성화시킬 수 있다. 이에 따라서 메모리 모듈(1a, 1b, 1c)의 전체 메모리 그룹이 동작하는 경우보다 적은 전력을 소모하도록 제어가 가능하다. 또한, 메모리 모듈(1a, 1b, 1c)에 포함된 메모리 패키지(200a, 200b)는 입출력 핀과 일대일로 대응될 수 있도록 웨이퍼 단품과 연결됨으로써 입출력 핀으로부터 바라본 로딩을 최소화할 수 있다.
다양한 실시 예들에 따른 회로 또는 시스템은 전술한 구성요소들 중 적어도 하나 이상을 포함하거나, 일부가 생략되거나, 또는 추가적인 다른 구성요소를 더 포함할 수 있다. 그리고 본 문서에 개시된 실시 예는 개시된 기술 내용의 설명 및 이해를 위해 제시된 것이며 본 발명의 범위를 한정하는 것은 아니다. 따라서 본 문서의 범위는 본 발명의 기술적 사상에 근거한 모든 변경 또는 다양한 다른 실시 예를 포함하는 것으로 해석되어야 한다.
1a, 1b, 1c : 메모리 모듈
211, 213, 215, 217, 221, 223, 225, 227, 231, 233, 235, 237, 241, 243, 245, 247, 200a, 200b : 메모리 패키지
210, 220, 230, 240 : 메모리 그룹
300 : 제어회로
400, 410, 420, 430 : 멀티플렉서 회로

Claims (11)

  1. 각각 복수의 메모리 패키지들로 구성되며 입출력 핀들을 통하여 데이터를 입출력하는 복수의 메모리 그룹들;
    어드레스 신호에 기초하여 상기 복수의 메모리 그룹들 중 적어도 하나의 메모리 그룹을 활성화하는 제어회로; 및
    상기 어드레스 신호에 기초하여 상기 활성화된 메모리 그룹과 메모리 모듈의 입출력 버스를 연결하는 멀티플렉서 회로를 포함하는 것을 특징으로 하는 메모리 모듈(module).
  2. 청구항 1에 있어서,
    상기 제어회로는 상기 어드레스 신호에 기초하여 상기 메모리 모듈의 입출력 버스의 수와 상기 활성화된 메모리 그룹의 입출력 핀들의 수가 동일하도록 상기 메모리 그룹의 활성화를 제어하는 것을 특징으로 하는 메모리 모듈.
  3. 청구항 2에 있어서,
    상기 복수의 메모리 그룹들은 기판의 동일한 면에 장착되는 것을 특징으로 하는 메모리 모듈.
  4. 청구항 2에 있어서,
    상기 메모리 패키지 각각은
    제1 버스트 길이로 입출력 동작을 수행하는 복수의 웨이퍼 단품들;
    상기 복수의 웨이퍼 단품들 각각과 일대일로 연결되는 복수의 입출력 핀들; 및
    상기 복수의 웨이퍼 단품들과 상기 복수의 입출력 핀들을 연결하는 복수의 와이어들(wires)을 포함하는 것을 특징으로 하는 메모리 모듈.
  5. 청구항 4에 있어서,
    상기 메모리 패키지는,
    상기 복수의 입출력 핀들을 통하여 상기 제1 버스트 길이와 상기 복수의 웨이퍼 단품의 수를 곱한 값에 상응하는 제2 버스트 길이로 외부와 입출력 동작을 수행하는 것을 특징으로 하는 메모리 모듈.
  6. 청구항 4에 있어서,
    상기 복수의 웨이퍼 단품들은 순차적으로 적층되는 것을 특징으로 하는 메모리 모듈.
  7. 청구항 2에 있어서,
    상기 메모리 패키지 각각은,
    기설정된 버스트 길이로 입출력 동작을 수행하는 복수의 웨이퍼 단품들;
    상기 복수의 웨이퍼 단품들 각각과 일대일로 연결되는 복수의 보조 입출력 핀 집합들; 및
    선택신호에 기초하여 상기 보조 입출력 핀 집합들 중 하나를 입출력 핀과 연결하는 베이스 다이를 포함하는 것을 특징으로 하는 메모리 모듈.
  8. 청구항 7에 있어서,
    상기 메모리 패키지는 상기 기설정된 버스트 길이로 입출력 동작을 수행하는 것을 특징으로 하는 메모리 모듈.
  9. 청구항 8에 있어서,
    상기 복수의 웨이퍼 단품들은 상기 선택신호에 기초하여 활성화되어 입출력 동작을 수행하는 것을 특징으로 하는 메모리 모듈.
  10. 청구항 8에 있어서,
    상기 하나의 보조 입출력 핀 집합의 핀 수와 상기 입출력 핀의 수는 동일한 것을 특징으로 하는 메모리 모듈.
  11. 청구항 7에 있어서,
    상기 보조 입출력 핀 집합과 상기 복수의 웨이퍼 단품들을 일대일로 연결하는 보조 와이어들을 더 포함하는 것을 특징으로 하는 메모리 모듈.
KR1020160002001A 2016-01-07 2016-01-07 메모리 모듈 KR20170082798A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160002001A KR20170082798A (ko) 2016-01-07 2016-01-07 메모리 모듈
US15/162,748 US10013195B2 (en) 2016-01-07 2016-05-24 Memory module including plurality of memory packages with reduced power consumption

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160002001A KR20170082798A (ko) 2016-01-07 2016-01-07 메모리 모듈

Publications (1)

Publication Number Publication Date
KR20170082798A true KR20170082798A (ko) 2017-07-17

Family

ID=59274954

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160002001A KR20170082798A (ko) 2016-01-07 2016-01-07 메모리 모듈

Country Status (2)

Country Link
US (1) US10013195B2 (ko)
KR (1) KR20170082798A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11655398B2 (en) 2016-06-30 2023-05-23 Kolon Industries, Inc. Curable petroleum resin, preparation method therefor, and use thereof

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102543177B1 (ko) 2018-03-12 2023-06-14 삼성전자주식회사 고 대역폭 메모리 장치 및 이 장치를 포함하는 시스템 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5479624A (en) * 1992-10-14 1995-12-26 Lee Research, Inc. High-performance interleaved memory system comprising a prime number of memory modules
KR100706226B1 (ko) 2003-06-19 2007-04-11 삼성전자주식회사 어드레스 제어를 이용한 8배속/16배속 동작이 가능한비휘발성 반도체 메모리 장치
JP4309368B2 (ja) * 2005-03-30 2009-08-05 エルピーダメモリ株式会社 半導体記憶装置
US8559209B2 (en) * 2011-06-10 2013-10-15 Unity Semiconductor Corporation Array voltage regulating technique to enable data operations on large cross-point memory arrays with resistive memory elements
GB2444663B (en) * 2005-09-02 2011-12-07 Metaram Inc Methods and apparatus of stacking drams
US8516185B2 (en) 2009-07-16 2013-08-20 Netlist, Inc. System and method utilizing distributed byte-wise buffers on a memory module
US8917571B2 (en) * 2013-01-02 2014-12-23 Oracle International Corporation Configurable-width memory channels for stacked memory structures

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11655398B2 (en) 2016-06-30 2023-05-23 Kolon Industries, Inc. Curable petroleum resin, preparation method therefor, and use thereof

Also Published As

Publication number Publication date
US20170199691A1 (en) 2017-07-13
US10013195B2 (en) 2018-07-03

Similar Documents

Publication Publication Date Title
EP2454735B1 (en) System and method utilizing distributed byte-wise buffers on a memory module
US7948786B2 (en) Rank select using a global select pin
US7859879B2 (en) Memory module
US9318420B2 (en) Chip stack packages, system in packages including the same, and methods of operating the same
US7688665B2 (en) Structure to share internally generated voltages between chips in MCP
JP5197080B2 (ja) 半導体装置及びデータプロセッサ
KR100799158B1 (ko) 반도체 메모리 및 이를 포함하는 반도체 메모리 모듈
KR20170082798A (ko) 메모리 모듈
US20160012864A1 (en) Stacked semiconductor package
US10050017B2 (en) Semiconductor apparatus and semiconductor system including the same
US8513708B2 (en) Integrated circuit for various packaging modes
KR20120080360A (ko) 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
US10340255B2 (en) Semiconductor apparatus and semiconductor system including the same
JP2019106228A (ja) 半導体記憶装置
US8924803B2 (en) Boundary scan test interface circuit
JPH1022458A (ja) 半導体装置及びピン配列
JP2005332407A (ja) 半導体メモリ装置の改善されたミラーモード動作システム及びその装置、並びにその方法
JP4695361B2 (ja) 積層型メモリモジュールおよびメモリシステム
US20140189227A1 (en) Memory device and a memory module having the same
JP2015177171A (ja) 半導体装置
US9269414B2 (en) Semiconductor integrated circuit
US20100161874A1 (en) Multiple slot memory system
US11048439B2 (en) Device of memory modules
US8289789B2 (en) Semiconductor device and semiconductor module
JPH08340020A (ja) 半導体装置