KR20120080360A - 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

반도체 메모리 장치 및 이를 포함하는 메모리 시스템 Download PDF

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Abstract

본 발명은 미리 설계된 반도체 메모리 장치로 다양한 용량을 구현할 수 있도록 하는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것으로, 상기 반도체 메모리 장치는 미리 설정된 용량과 구조를 갖도록 설계된 하나 이상의 반도체 칩 및 상기 하나 이상의 반도체 칩을 이용하여 다양한 용량과 구조를 구현하기 위해 하나 이상의 반도체 칩으로 입력되는 외부 신호의 레벨을 제어하는 신호 레벨 제어부를 포함한다.

Description

반도체 메모리 장치 및 이를 포함하는 메모리 시스템{SEMICONDUCTOR MEMORY APPARATUS AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 이미 설계된 반도체 메모리 장치로 다양한 용량을 구현할 수 있도록 하는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
전형적인 메모리 시스템은 메모리 컨트롤러와, DRAM(dynamic Random Access Memory) 디바이스와 같은 반도체 메모리 장치를 포함한다. 일부 시스템에서는, 프로세서(processor)가 메모리 컨트롤러의 기능을 수행하기도 한다. 반도체 메모리 장치는 통상 메모리 모듈 상에 배치되고, 모듈들은 메모리 인터페이스(memory interface)를 통해 메모리 컨트롤러에 접속된다. 예를 들면, 메모리 인터페이스는 칩 선택 라인(chip select line), 어드레스 버스 라인(address bus line), 커맨드 신호 라인(command signal line) 및 데이터 버스 라인(data bus line)을 포함할 수 있다.
이와 같은 메모리 시스템에서 메모리 컨트롤러는 인쇄회로기판에 장착되며, 반도체 메모리 장치는 메모리 모듈 상에 장착된다. 메모리 모듈은 커넥터를 통해 인쇄회로기판에 접속된다.
이러한 반도체 메모리 장치는 셀 테이블을 갖는 메모리 어레이일 수 있다. 이들 셀들은 전하를 유지하는 커패시터를 포함할 수 있고, 반도체 메모리 장치의 구성에 따라 하나 이상의 데이터 비트를 저장한다. 또한, 반도체 메모리 장치 각각은 인쇄회로기판 내에서 반도체 칩으로 지칭된다.
도 1 및 2는 종래 메모리 시스템의 구성을 나타내는 도면이다.
도 1 및 2를 참조하면, 일반적인 메모리 시스템(100, 200)은 메모리 컨트롤러(110, 210)와 메모리 컨트롤러(110, 210)로부터 커맨드/어드레스 신호를 입력받아 구동하는 반도체 메모리 장치(120, 220)를 포함한다. 이때, 반도체 메모리 장치(120, 220)는, 도 1에 도시된 바와 같이, 두 개의 반도체 칩(chip1, chip2)가 집적되어 구성되는 경우도 있고, 도 2에 도시된 바와 같이, 하나의 반도체 칩(chip1)이 집적되어 구성되는 경우도 있다.
먼저, 도 1을 살펴보면, 도 1의 반도체 메모리 장치(120)는 4Gb의 용량을 갖는 두 개의 반도체 칩(chip1, chip2)로 구성되어 8Gb의 용량을 갖는 반도체 메모리 장치(120)를 형성하게 된다. 이러한 도 1의 구성을 8Gb DDP라 한다. 여기서, DDP(Double Die Package)는 두 개 이상의 반도체 칩으로 구성된 반도체 메모리 장치를 말한다.
다음으로, 도 2를 살펴보면, 도 2의 반도체 메모리 장치(220)는 8Gb의 용량을 갖는 하나의 반도체 칩(chip1)으로 구성되어 상기 도 1과 같은 용량을 갖는 반도체 메모리 장치(220)를 형성하게 된다. 이러한 도 2의 구성을 8Gb SDP라 한다. 여기서, SDP(Single Die Package)는 하나의 반도체 칩으로 구성된 반도체 메모리 장치를 말한다.
상기에서 살펴본 바와 같이, 도 1은 4Gb의 용량을 갖는 반도체 칩(chip1, chip2)을 두 개 적층하여 반도체 메모리 장치(120)를 구성함으로써 반도체 메모리 장치(120)의 용량은 증가시켰으나 메모리 시스템(100)의 집적도를 저하시키는 결과를 초래하게 된다.
한편, 도 2는 8Gb의 용량을 갖는 하나의 반도체 칩(chip1)으로 반도체 메모리 장치(220)를 구성함으로써 상기 도 1에 비해 메모리 시스템의 집적도를 향상시킬 수 있으나 추가된 어드레스(ADD<16>)에 대한 어드레스 버퍼가 하나 더 추가되기 때문에 추가된 어드레스 신호를 제어하기 위한 별도의 제어회로가 더 필요하게 되어 메모리 시스템(200)의 사이즈(size)가 증가하는 결과를 초래하게 된다.
이에 따라, 종래 메모리 시스템(100, 200)은 반도체 메모리 장치(110, 210)의 용량을 늘리되 집적도를 포기하기 위해서는 도 1의 반도체 메모리 장치(110)를 사용해야 하고, 반도체 메모리 장치(110, 210)의 용량을 늘리면서 집적도를 만족하기 위해서는 도 2의 반도체 메모리 장치(210)를 사용해야만 했다.
따라서, 종래 메모리 시스템(100, 200)은 도 1의 메모리 시스템(100)이 미리 설계되어 있는 상태에서 집적도를 만족시키기 위해서는 도 2의 메모리 시스템(200)으로 다시 설계해야 하기 때문에 시간과 제조 비용이 증가하는 문제점이 있었다.
또한, 종래 메모리 시스템에서 두 개 이상의 반도체 칩이 집적되어 구성된 경우 어느 반도체 칩이 동작할 것인지 미리 예측할 수 없기 때문에 불필요한 전류가 소모되는 문제점이 있었다.
본 발명이 해결하려는 과제는 이미 설계된 반도체 메모리 장치를 이용하여 다양한 용량 구현이 가능하도록 하는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템을 제공하려는 것이다.
또한, 본 발명이 해결하려는 과제는 반도체 메모리 장치에 두 개 이상의 반도체 칩을 집적시키는 경우 어드레스 신호와 커맨드 신호를 제어하여 불필요한 전류 소모를 방지할 수 있도록 하는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템을 제공하려는 것이다.
본 발명의 일실시예에 따른 반도체 메모리 장치는 미리 설정된 용량과 구조를 갖도록 설계된 하나 이상의 반도체 칩 및 상기 하나 이상의 반도체 칩을 이용하여 다양한 용량과 구조를 구현하기 위해 상기 하나 이상의 반도체 칩으로 입력되는 외부 신호의 레벨을 제어하는 신호 레벨 제어부를 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 반도체 메모리 장치는 하나 이상의 반도체 칩을 이용하여 일정한 용량과 구조를 갖으며, 상기 하나 이상의 반도체 칩 동작 시 커맨드 및 어드레스 신호를 생성하기 위해 외부로부터 입력되는 커맨드 및 어드레스 신호를 버퍼링하는 버퍼부 및 상기 일정한 용량과 구조를 갖는 반도체 메모리 장치에서 구현하고자 하는 용량과 구조에 따라 상기 버퍼부의 동작을 제어하기 위해 상기 버퍼부에 입력되는 커맨드 및 어드레스 신호의 레벨을 제어하는 신호레벨제어부를 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 메모리 시스템은 하나 이상의 반도체 칩을 포함하여 미리 설정된 용량과 구조를 갖도록 설계된 반도체 메모리 장치 및
상기 반도체 메모리 장치에서 구현하고자 하는 용량과 구조에 대응하여 제어 신호를 설정하여 설정된 제어신호를 출력하는 메모리 컨트롤러를 포함한다.
본 발명에 따른 반도체 메모리 장치 및 이를 포함하는 메모리 시스템은 설정하고자 하는 반도체 메모리 장치의 용량에 따라 제어 신호를 미리 설정하고 설정된 제어신호에 대응하여 상기 반도체 메모리 장치에 입력되는 외부 신호의 레벨을 제어함으로써 반도체 메모리 장치의 설계를 변경하지 않아도 다양한 용량 구현이 가능하게 된다.
또한, 본 발명에 따른 반도체 메모리 장치 및 이를 포함하는 메모리 시스템은 신호레벨제어부를 통해 외부 신호 중 커맨드 신호와 추가되는 어드레스 신호의 레벨을 제어함으로써 활성화되는 신호를 예측할 수 있기 때문에 불필요한 전류 소모를 방지할 수 있다.
도 1 및 도 2는 종래 메모리 시스템의 구성을 나타내는 도면,
도 3은 본 발명의 일실시예에 따른 메모리 시스템을 나타내는 도면,
도 4는 본 발명의 일실시예에 따른 메모리 시스템의 제어신호 설정부에서 설정되는 제어신호를 나타내는 도면,
도 5는 본 발명의 일실시예에 따른 메모리 시스템의 신호레벨제어부를 나타내는 도면,
도 6은 본 발명의 일실시예에 따른 메모리 시스템의 로우 신호 인에이블 컨트롤러를 나타내는 도면,
도 7은 본 발명의 일실시예에 따른 메모리 시스템의 하이 신호 인에이블 컨트롤러를 나타내는 도면, 및
도 8은 본 발명의 일실시예에 따른 메모리 시스템의 동작 특성을 설명하기 위한 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 메모리 시스템을 나타내는 도면이다.
도 3을 참조하면, 본 발명의 일실시예에 따른 메모리 시스템(500)은 메모리 컨트롤러(300) 및 반도체 메모리 장치(400)를 포함한다.
메모리 컨트롤러(300)는 상기 반도체 메모리 장치(400)의 동작을 제어하는 커맨드/어드레스 신호를 출력하는 외부신호 출력부(310)와 모듈 상에 이미 설계된 반도체 메모리 장치(400)에서 사용자가 설정하고자 하는 반도체 메모리 장치의 용량과 구조에 따라 제어신호를 미리 설정하는 제어신호 설정부(320)를 포함한다. 예를 들어, 모듈 상에 설계된 반도체 메모리 장치(400)가 8Gb의 용량을 갖고 하나의 반도체 칩으로 구성되는 SDP 구조를 갖는데, 사용자가 16Gb의 용량을 갖고 두 개의 반도체 칩으로 구성되는 DDP 구조로 구현하고자 한다면 제어신호 설정부(320)는 16Gb의 용량을 갖고 두 개의 반도체 칩으로 구성되는 DDP 구조로 구현하기 위한 제어신호를 설정한다. 여기서, 본 일실시예에서는 제어신호 설정부(320)가 메모리 컨트롤러(300)에 구비되는 것으로 기술하였지만, 이에 한정되는 것은 아니며, 반도체 메모리 장치(400)에 구비될 수도 있다.
반도체 메모리 장치(400)는 제1반도체 칩(420), 제2반도체 칩(430), 즉, 하나 이상의 반도체 칩이 집적되고, 상기 메모리 컨트롤러(300)로부터 입력되는 커맨드/어드레스 신호와 상기 제어신호를 입력받아 상기 제1반도체 칩(420)과 상기 제2반도체 칩(430)의 동작을 제어하기 위한 제어신호를 출력하는 신호레벨제어부(410)를 포함한다.
신호레벨제어부(410)는 상기 메모리 컨트롤러(300)로부터 커맨드/어드레스 신호와 사용자가 구현하고자 하는 반도체 메모리 장치(400)의 용량과 구조에 따라 설정된 제어신호를 입력받아 상기 제1반도체 칩(420)과 상기 제2반도체 칩(430)에 출력한다.
이와 같은 구조를 갖는 본 발명의 일실시예에 따른 메모리 시스템(500)에서 제어신호 설정부(320)에 대해 좀 더 살펴보면 다음 도 4와 같다.
도 4는 본 발명의 일실시예에 따른 메모리 시스템의 제어신호 설정부에서 설정되는 제어신호를 나타내는 도면이다.
도 4를 참조하면, 본 발명의 일실시예에 따른 메모리 시스템(500)의 제어신호 설정부(320)에서 설정되는 제어신호는 칩 신호(TDDR)와 더블 신호(TDOUBLE)이다.
칩 신호(TDDP)는 사용자가 구현하고자 하는 반도체 메모리 장치(400)의 반도체 칩의 수에 따라 레벨이 설정된다. 즉, 구현하고자 하는 반도체 메모리 장치(400)가 두 개 이상의 반도체 칩으로 구성되는 DDP 구조이면 하이 레벨(H)로 설정되고, 하나의 반도체 칩으로 구성되는 SDP 구조이면 로우 레벨(L)로 설정된다. 따라서, 도 4를 참조하면, 4Gb SDP나 8Gb SDP의 경우 하나의 반도체 칩으로 구성된 구조이므로 상기 4Gb SDP나 8Gb SDP로 구현하고자 할 때에는 칩 신호(TDDP)가 로우 레벨(L)로 설정되고, 8Gb DDP나 16Gb DDP의 경우 두 개의 반도체 칩으로 구성된 구조이므로 8Gb DDP나 16Gb DDP로 구현하고자 할 때에는 칩 신호(TDDP)가 하이 레벨(H)로 설정된다. 여기서, 4Gb, 8Gb, 16Gb 등은 반도체 메모리 장치(400)의 용량을 나타내는 단위이다.
더블 신호(TDOUBLE)는 사용자가 구현하고자 하는 반도체 메모리 장치(400)에서 어드레스 핀이 추가여부에 따라 레벨이 설정된다. 즉, 구현하고자 하는 반도체 메모리 장치(400)의 어드레스 핀이 추가된 경우에는 하이 레벨(H)로 설정되고, 어드레스 핀이 추가되지 않은 경우에는 로우 레벨(L)로 설정된다. 따라서, 도 4를 참조하면, 4Gb SDP나 8Gb DDP의 경우 어드레스 핀의 개수가 16개로 어드레스 핀이 추가되는 경우가 없어 로우 레벨(L)로 설정되지만, 8Gb SDP나 16Gb DDP의 경우 어드레스 핀의 개수가 17개로 어드레스 핀이 추가되는 경우로 어드레스 핀이 추가되므로 하이 레벨(H)로 설정된다.
이와 같이 제어신호 설정부(320)에서 설정되는 제어신호와 커맨드/어드레스 신호를 입력받아 반도체 칩의 동작을 제어하는 제어신호를 출력하는 신호레벨제어부(410)에 대해 살펴보면 다음 도 5와 같다.
도 5는 본 발명의 일실시예에 따른 메모리 시스템의 신호레벨제어부를 나타내는 도면이다.
도 5를 참조하면, 본 발명의 일실시예에 따른 메모리 시스템(500)의 신호레벨제어부(410)는 신호 인에이블 컨트롤러(411)와 버퍼부(412)를 포함한다.
신호 인에이블 컨트롤러(411)는 구현하고자 하는 반도체 메모리 장치(400)의 용량과 구조에 따라 추가되는 커맨드 신호 및 어드레스 신호 라인에 구비되어 상기 커맨드 신호 및 어드레스 신호의 인에이블을 제어한다. 이때, 추가되는 커맨드 신호 및 어드레스 신호는 반도체 메모리 장치(400)가 DDP 구조를 가짐으로 인해 추가되는 커맨드 신호, 즉 클럭 인에이블 신호(CKE<1>), 임피던스 커맨드 신호(ODT<1>, ZQ<1>) 및 칩 선택 신호(/CS<1>)와 반도체 메모리 장치(400)가 SDP 구조를 가지되 용량을 늘리면서 추가되는 어드레스 신호(ADD<16>)이다. 이와 같은 신호들의 라인에 구비되는 신호 인에이블 컨트롤러(411)는 하이 레벨로 제어되는 신호와 로우 레벨로 제어되는 신호인지에 따라 신호 인에이블 컨트롤러(411)의 구조가 서로 다르다.
버퍼부(412)는 메모리 컨트롤러(300)로부터 입력되는 커맨드/어드레스 신호(CK, /CK, /RAS, /CAS, /WE, /CSB<0>, CKE<0>, ODT<0>, ZQ<0>, ADD<0:15>, BA<0:2>)와 신호 인에이블 컨트롤러(411)를 통해 입력되는 신호(/CSB<1>, CKE<1>, ODT<1>, ZQ<1>, ADD<16>)에 응답하여 저장한 후, 제1반도체 칩(420)과 제2반도체 칩(430)으로 인가한다.
이와 같이 구성되는 신호레벨제어부(410)에서 신호 인에이블 컨트롤러(411)에 대해 좀 더 자세히 살펴보기로 한다.
도 6은 본 발명의 일실시예에 따른 메모리 시스템의 로우 신호 인에이블 컨트롤러를 나타내는 도면이고, 도 7은 본 발명의 일실시예에 따른 메모리 시스템의 하이 신호 인에이블 컨트롤러를 나타내는 도면이다.
먼저, 도 6을 참조하면, 본 발명의 일실시예에 따른 메모리 시스템(500)의 로우 신호 인에이블 컨트롤러(411a)는 외부로부터 입력되는 신호 중 로우 레벨에 인에이블되는 칩 선택 신호(/CS<1>)을 제어하기 위한 회로이다. 이와 같은 구조를 갖는 로우 신호 인에이블 컨트롤러(411a)는 메모리 컨트롤러(300)에서 미리 설정된 제어신호 중 칩 신호(TDDP)를 반전시키는 인버터(INV)와 상기 인버터(INV)에 의해 반전된 칩 신호(TDDP)의 레벨과 메모리 컨트롤러(300)로부터 입력되는 칩 선택 신호(/CS<1>)의 레벨을 입력받아 오아 연산하는 오아게이트(OR)를 포함한다.
한편, 도 7을 참조하면, 본 발명의 일실시예에 따른 메모리 시스템(500)의 하이 신호 인에이블 컨트롤러(411b)는 외부로부터 입력되는 신호 중 하이 레벨에 인에이블되는 임피던스 커맨드 신호(ODT<1>, ZQ<1>), 클럭 인에이블 신호(CKE<1>) 및 추가된 어드레스 신호(ADD<16>)를 제어하기 위한 회로이다. 이와 같은 구조를 갖는 하이 신호 인에이블 컨트롤러(411b)는 임피던스 커맨드 신호(ODT<1>, ZQ<1>), 클럭 인에이블 신호(CKE<1>) 및 추가된 어드레스 신호(ADD<16>) 중 어느 하나의 신호의 레벨과 미리 설정된 칩 신호(TDDP) 또는 더블 신호(TDOUBLE) 중 어느 하나의 신호의 레벨을 입력받아 앤드 연산하는 앤드게이트(AD)를 포함한다. 여기서, 임피던스 커맨드 신호(ODT<1>, ZQ<1>), 클럭 인에이블 신호(CKE<1>)는 칩 신호(TDDP)의 레벨과 앤드연산되지만, 추가된 어드레스 신호(ADD<16>)는 더블 신호(TDOUBLE)의 레벨과 앤드연산된다.
이와 같이 구성되는 본 발명의 일실시예에 따른 메모리 시스템(500)이 다양한 용량으로 구현되는 특성을 살펴보면 다음 도 8과 같다.
도 8은 본 발명의 일실시예에 따른 메모리 시스템의 동작 특성을 설명하기 위한 도면이다.
도 8을 참조하면, 본 발명의 일실시예에 따른 메모리 시스템(500)은 상술한 바와 같이 메모리 컨트롤러(810)와 반도체 메모리 장치(820)를 포함한다. 이때, 반도체 메모리 장치(820)는 두 개의 4Gb의 용량을 갖는 제1반도체 칩(821)과 제2반도체 칩(822)이 적층되어 구성되는 DDP 구조이다. 이와 같은 반도체 메모리 장치(820)의 신호레벨제어부의 구성은 도 5에 도시된 바와 같이, DDP 구조를 가짐으로 칩 선택 신호(/CS<1>), 클럭 인에이블 신호(CKE<1>), 임피던스 커맨드 신호(ODT<1>, ZQ<1>) 및 어드레스 핀(ADD<16>)을 제어하기 위한 버퍼부가 더 구비된다.
이와 같이 구성된 8Gb DDP의 구성을 갖는 반도체 메모리 장치(820)를 이용하여 4Gb SDP를 구현하고자 한다면, 메모리 컨트롤러(300)를 통해 칩 신호(TDDP)와 더블 신호(TDOUBLE)는 로우 레벨(L)로 설정된다. 이와 같이 설정됨에 따라, 제1반도체 칩(821)에 입력되는 외부 커맨드/어드레스 신호는 모두 활성화되지만, 제2반도체 칩(822)에 입력되는 외부 커맨드/어드레스 신호 중 칩 선택 신호(/CS<1>), 클럭 인에이블 신호(CKE<1>), 커맨드 신호(/CSB<1>, CKE<1>, ODT<1>, ZQ<1>)들과 추가된 어드레스 신호(ADD<16>)는 활성화되지 않는다. 이에 따라, 8Gb DDP로 설계된 경우 설계 구조를 바꾸지 않아도 4Gb SDP를 구현할 수 있게 된다.
또한, 8Gb DDP의 구성을 갖는 반도체 메모리 장치(820)를 이용하여 8Gb SDP를 구현하는 방법을 살펴보면, 먼저, 메모리 컨트롤러(300)를 통해 칩 신호(TDDP)는 로우 레벨(L)로 설정되고, 더블 신호(TDOUBLE)는 하이 레벨(H)로 설정된다. 이와 같이 설정됨에 따라, 제1반도체 칩(821)에 입력되는 외부 커맨드/어드레스 신호와 추가되는 어드레스 신호(ADD<16>)은 활성화되지만, 제2반도체 칩(822)에 입력되는 외부 커맨드/어드레스 신호 중 칩 선택 신호(/CS<1>), 클럭 인에이블 신호(CKE<1>), 커맨드 신호(/CSB<1>, CKE<1>, ODT<1>, ZQ<1>)들은 활성화되지 않는다. 이에 따라, 8Gb DDP로 설계된 경우 설계 구조를 바꾸지 않아도 8Gb SDP를 구현할 수 있게 된다.
마지막으로 8Gb DDP의 구성을 갖는 반도체 메모리 장치(820)를 이용하여 16Gb DDP를 구현하는 방법을 살펴보면, 먼저, 메모리 컨트롤러(300)를 통해 칩 신호(TDDP)와 더블 신호(TDOUBLE)는 하이 레벨(H)로 설정된다. 이와 같이 설정됨에 따라, 제1반도체 칩(821)과 제2반도체 칩(822)에 입력되는 모든 외부 커맨드/어드레스 신호가 활성화된다. 이에 따라, 8Gb DDP로 설계된 경우 설계 구조를 바꾸지 않아도 8Gb SDP를 구현할 수 있게 된다.
이와 같이 본 발명의 일실시예에 따른 반도체 메모리 장치 및 이를 포함하는 메모리 시스템은 이미 설계된 8Gb DDP의 구성을 변경하지 않고도 구현하고자 하는 반도체 메모리 장치의 용량과 구조에 대응하여 입력되는 커맨드/어드레스 신호의 레벨을 제어함으로써 4Gb SDP, 8Gb SDP 및 16Gb DDP 등 다양한 용량을 구현할 수 있어 시간 및 제조비용을 절감시킬 수 있다.
또한, 본 발명의 일실시예에 따른 반도체 메모리 장치 및 이를 포함하는 메모리 시스템은 구현하고자 하는 반도체 메모리 장치의 용량에 따라 반도체 칩의 동작을 제어할 수 있는 외부신호를 제어하기 때문에 동작 가능한 반도체 칩을 유추할 수 있어 동작하지 않을 반도체 칩에 흐르는 전류를 차단시킬 수 있어 불필요한 전류 소모를 절감시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
300: 메모리 컨트롤러 311: 외부신호 출력부
312: 제어신호 설정부 400: 반도체 메모리 장치
410: 신호레벨제어부 420: 제1반도체 칩
430: 제2반도체 칩 411: 신호인에이블컨트롤러
412: 버퍼부

Claims (33)

  1. 미리 설정된 용량과 구조를 갖도록 설계된 하나 이상의 반도체 칩; 및
    상기 하나 이상의 반도체 칩을 이용하여 다양한 용량과 구조를 구현하기 위해 상기 하나 이상의 반도체 칩으로 입력되는 외부 신호의 레벨을 제어하는 신호 레벨 제어부;
    를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 구현하고자 하는 용량과 구조에 따라 제어신호를 설정하는 제어신호 설정부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 제어신호 설정부는,
    상기 구현하고자 하는 구조가 하나 이상의 반도체 칩으로 구현 가능한 구조인지에 따라 레벨이 설정되는 칩 신호; 및
    상기 구현하고자 하는 용량과 구조에 대응하여 어드레스 핀의 개수 증가 여부에 따라 레벨이 설정되는 더블 신호;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 칩 신호는,
    상기 구현하고자 하는 반도체 메모리 장치의 구조가 하나의 반도체 칩으로 구성된 SDP 구조이면 로우 레벨을 갖도록 설정되고,
    상기 구현하고자 하는 반도체 메모리 장치의 구조가 두 개 이상의 반도체 칩으로 구성된 DDP 구조이면 하이 레벨을 갖도록 설정되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제3항에 있어서, 상기 더블 신호는,
    상기 구현하고자 하는 용량과 구조에 따라 어드레스 핀이 추가되면 하이 레벨을 갖도록 설정되고,
    상기 구현하고자 하는 용량과 구조에 따라 어드레스 핀이 추가되지 않으면 로우 레벨을 갖도록 설정되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 신호 레벨 제어부는,
    상기 제어신호 설정부에서 설정된 제어신호를 입력받아 상기 외부 신호의 레벨을 제어하는 신호 인에이블 컨트롤러; 및
    상기 신호 인에이블 컨트롤러에 의해 레벨이 제어된 외부 신호를 입력받아 상기 외부 신호를 버퍼링하는 버퍼부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 신호 인에이블 컨트롤러는,
    상기 외부신호 중 임피던스 커맨드 신호 라인, 칩 선택 신호 라인, 클럭 인에이블 신호 라인 및 상기 구현하고자 하는 용량과 구조에 따라 추가되는 어드레스 신호 라인에 구비되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서, 상기 신호 인에이블 컨트롤러는,
    상기 외부 신호 중 칩 선택 신호 라인에 구비되어 상기 칩 선택 신호가 로우 레벨로 출력되도록 제어하는 로우 신호 인에이블 컨트롤러; 및
    상기 외부 신호 중 임피던스 커맨드 신호, 클럭 인에이블 신호 및 상기 구현하고자 하는 용량과 구조에 따라 추가되는 어드레스 신호 라인에 구비되어 상기 임피던스 커맨드 신호, 클럭 인에이블 신호 및 상기 추가되는 어드레스 신호가 하이 레벨로 출력되도록 제어하는 하이 신호 인에이블 컨트롤러;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 로우 인에이블 컨트롤러는,
    상기 제어신호 설정부에서 설정된 칩 신호를 입력받아 상기 칩 신호의 레벨을 반전시키는 인버터; 및
    상기 인버터에 의해 반전된 칩 신호와 상기 외부로부터 입력되는 칩 선택 신호를 입력받아 오아 연산하는 오아게이트;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8항에 있어서, 상기 하이 인에이블 컨트롤러는,
    상기 제어신호 설정부에서 설정된 칩 신호를 입력받아 상기 칩 신호와 상기 외부로부터 입력되는 임피던스 커맨드 신호 또는 클럭 인에이블 신호 중 어느 하나의 신호를 입력받아 앤드 연산하는 앤드게이트;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제8항에 있어서, 상기 하이 인에이블 컨트롤러는,
    상기 제어신호 설정부에서 설정된 더블 신호를 입력받아 상기 더블 신호와 추가되는 어드레스 신호를 입력받아 앤드 연산하는 앤드 게이트;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 하나 이상의 반도체 칩을 이용하여 일정한 용량과 구조를 갖는 반도체 메모리 장치에 있어서,
    상기 하나 이상의 반도체 칩 동작 시 커맨드 및 어드레스 신호를 생성하기 위해 외부로부터 입력되는 커맨드 및 어드레스 신호를 버퍼링하는 버퍼부; 및
    상기 일정한 용량과 구조를 갖는 반도체 메모리 장치에서 구현하고자 하는 용량과 구조에 따라 상기 버퍼부의 동작을 제어하기 위해 상기 버퍼부에 입력되는 커맨드 및 어드레스 신호의 레벨을 제어하는 신호레벨제어부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 구현하고자 하는 용량과 구조에 따라 상기 버퍼부의 동작을 제어하기 위한 제어신호를 생성하는 제어신호 생성부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서, 상기 제어신호 생성부는,
    상기 구현하고자 하는 구조가 하나의 반도체 칩으로 구성된 것인지에 따라 레벨이 설정되는 칩 신호; 및
    상기 구현하고자 하는 반도체 메모리 장치의 어드레스 핀 개수 증가 여부에 따라 레벨이 설정되는 더블 신호;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서, 상기 칩 신호는,
    상기 구현하고자 하는 반도체 메모리 장치의 구조가 하나의 반도체 칩으로 구성된 SDP 구조이면 로우 레벨을 갖도록 설정되고,
    상기 구현하고자 하는 반도체 메모리 장치의 구조가 두 개 이상의 반도체 칩으로 구성된 DDP 구조이면 하이 레벨을 갖도록 설정되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제14항에 있어서, 상기 더블 신호는,
    상기 구현하고자 하는 반도체 메모리 장치의 어드레스 핀이 추가되면 하이 레벨을 갖도록 설정되고,
    상기 구현하고자 하는 반도체 패키지의 어드레스 핀이 추가되지 않으면 로우 레벨을 갖도록 설정되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제12항에 있어서, 상기 신호 레벨 제어부는,
    상기 외부로부터 입력되는 커맨드 신호 중 임피던스 커맨드 신호 라인, 칩 선택 신호 라인, 클럭 인에이블 신호 라인 및 상기 구현하고자 하는 용량과 구조에 따라 추가되는 어드레스 신호 라인에 구비되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제12항에 있어서, 상기 신호 레벨 제어부는,
    상기 외부 신호 라인 중 칩 선택 신호 라인에 구비되어 상기 칩 선택 신호가 로우 레벨로 출력되도록 제어하는 로우 신호 인에이블 컨트롤러; 및
    상기 외부 신호 라인 중 임피던스 커맨드 신호, 클럭 인에이블 신호 및 상기 구현하고자 하는 용량과 구조에 따라 추가되는 어드레스 신호 라인에 구비되어 상기 임피던스 커맨드 신호, 클럭 인에이블 신호 및 상기 추가되는 어드레스 신호가 하이 레벨로 출력되도록 제어하는 하이 신호 인에이블 컨트롤러;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제18항에 있어서, 상기 로우 인에이블 컨트롤러는,
    상기 제어신호 생성부로부터 상기 칩 신호를 입력받아 상기 칩 신호의 레벨을 반전시키는 인버터; 및
    상기 인버터에 의해 반전된 칩 신호와 상기 외부로부터 입력되는 칩 선택 신호를 입력받아 오아 연산하는 오아게이트;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제18항에 있어서, 상기 하이 인에이블 컨트롤러는,
    상기 제어신호 생성부로부터 입력되는 상기 칩 신호와 상기 외부로부터 입력되는 임피던스 커맨드 신호 또는 클럭 인에이블 신호 중 어느 하나의 신호를 입력받아 앤드 연산하는 앤드게이트;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제18항에 있어서, 상기 하이 인에이블 컨트롤러는,
    상기 제어신호 생성부로부터 입력되는 상기 더블 신호와 추가되는 어드레스 신호를 입력받아 앤드 연산하는 앤드 게이트;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 하나 이상의 반도체 칩을 포함하여 미리 설정된 용량과 구조를 갖도록 설계된 반도체 메모리 장치; 및
    상기 반도체 메모리 장치에서 구현하고자 하는 용량과 구조에 대응하여 제어 신호를 설정하여 설정된 제어신호를 출력하는 메모리 컨트롤러;
    를 포함하는 메모리 시스템.
  23. 제22항에 있어서, 상기 메모리 컨트롤러는,
    상기 반도체 메모리 장치의 동작을 제어하기 위한 외부 신호를 출력하는 외부신호 출력부; 및
    상기 반도체 메모리 장치에서 구현하고자 하는 용량과 구조에 대응하여 상기 반도체 메모리 장치의 동작을 제어하기 위한 제어신호를 생성하는 제어신호 생성부;
    를 포함하는 것을 특징으로 하는 메모리 시스템.
  24. 제23항에 있어서, 상기 제어신호 생성부는,
    상기 구현하고자 하는 구조가 하나의 반도체 칩으로 구성된 것인지에 따라 레벨이 설정되는 칩 신호; 및
    상기 구현하고자 하는 반도체 메모리 장치의 어드레스 핀 개수 증가 여부에 따라 레벨이 설정되는 더블 신호;
    를 생성하는 것을 특징으로 하는 메모리 시스템.
  25. 제24항에 있어서, 상기 칩 신호는,
    상기 구현하고자 하는 반도체 메모리 장치의 구조가 하나의 반도체 칩으로 구성된 SDP 구조이면 로우 레벨을 갖도록 설정되고,
    상기 구현하고자 하는 반도체 메모리 장치의 구조가 두 개 이상의 반도체 칩으로 구성된 DDP 구조이면 하이 레벨을 갖도록 설정되는 것을 특징으로 하는 메모리 시스템.
  26. 제24항에 있어서, 상기 더블 신호는,
    상기 구현하고자 하는 반도체 메모리 장치의 어드레스 핀이 추가되면 하이 레벨을 갖도록 설정되고,
    상기 구현하고자 하는 반도체 패키지의 어드레스 핀이 추가되지 않으면 로우 레벨을 갖도록 설정되는 것을 특징으로 하는 메모리 시스템.
  27. 제22항에 있어서, 상기 반도체 메모리 장치는,
    상기 하나 이상의 반도체 칩 동작 시 상기 메모리 컨트롤러의 외부신호 출력부에서 출력되는 커맨드 및 어드레스 신호를 입력받아 구현하고자 하는 용량과 구조에 따라 상기 입력되는 커맨드 및 어드레스 신호의 레벨을 제어하는 신호 레벨 제어부를 더 포함하는 것을 특징으로 하는 메모리 시스템.
  28. 제27항에 있어서, 상기 신호 레벨 제어부는,
    상기 메모리 컨트롤러에서 설정된 제어신호를 입력받아 상기 외부 신호의 레벨을 제어하는 신호 인에이블 컨트롤러; 및
    상기 신호 인에이블 컨트롤러에 의해 레벨이 제어된 외부 신호를 입력받아 상기 외부 신호를 버퍼링하는 버퍼부;
    를 포함하는 것을 특징으로 하는 메모리 시스템.
  29. 제28항에 있어서, 상기 신호 인에이블 컨트롤러는,
    상기 외부신호 중 임피던스 커맨드 신호 라인, 칩 선택 신호 라인, 클럭 인에이블 신호 라인 및 상기 구현하고자 하는 용량과 구조에 따라 추가되는 어드레스 신호 라인에 구비되는 것을 특징으로 하는 메모리 시스템.
  30. 제28항에 있어서, 상기 신호 인에이블 컨트롤러는,
    상기 외부 신호 중 칩 선택 신호 라인에 구비되어 상기 칩 선택 신호가 로우 레벨로 출력되도록 제어하는 로우 신호 인에이블 컨트롤러; 및
    상기 외부 신호 중 임피던스 커맨드 신호, 클럭 인에이블 신호 및 상기 구현하고자 하는 용량과 구조에 따라 추가되는 어드레스 신호 라인에 구비되어 상기 임피던스 커맨드 신호, 클럭 인에이블 신호 및 상기 추가되는 어드레스 신호가 하이 레벨로 출력되도록 제어하는 하이 신호 인에이블 컨트롤러;
    를 포함하는 것을 특징으로 하는 메모리 시스템.
  31. 제30항에 있어서, 상기 로우 인에이블 컨트롤러는,
    상기 제어신호 설정부에서 설정된 칩 신호를 입력받아 상기 칩 신호의 레벨을 반전시키는 인버터; 및
    상기 인버터에 의해 반전된 칩 신호와 상기 외부로부터 입력되는 칩 선택 신호를 입력받아 오아 연산하는 오아게이트;
    를 포함하는 것을 특징으로 하는 메모리 시스템.
  32. 제30항에 있어서, 상기 하이 인에이블 컨트롤러는,
    상기 제어신호 설정부에서 설정된 칩 신호를 입력받아 상기 칩 신호와 상기 외부로부터 입력되는 임피던스 커맨드 신호 또는 클럭 인에이블 신호 중 어느 하나의 신호를 입력받아 앤드 연산하는 앤드게이트;
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    상기 제어신호 설정부에서 설정된 더블 신호를 입력받아 상기 더블 신호와 추가되는 어드레스 신호를 입력받아 앤드 연산하는 앤드 게이트;
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