KR100549004B1 - 메모리 시스템 - Google Patents

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Abstract

본 발명은 메모리 시스템을 공개한다. 그 메모리 시스템은 제1 칩 셀렉트 신호, 제2 칩 셀렉트 신호, 제1 클럭 인에이블 신호, 제2 클럭 인에이블 신호, 클럭 신호, 및 커맨드 어드레스 신호를 출력하는 메모리 컨트롤러, 및 전면부에 배치된 복수개의 제1메모리들과 후면부에 배치된 복수개의 제2메모리들을 각각 구비하고, 상기 제1 칩 셀렉트 신호 및 상기 제1 클럭 인에이블 신호는 상기 복수개의 제1메모리들에 각각 인가되고, 상기 제2 칩 셀렉트 신호 및 상기 제2 클럭 인에이블 신호는 상기 복수개의 제2메모리들에 각각 인가되고, 상기 커맨드 어드레스 신호는 상기 복수개의 제1메모리들과 상기 복수개의 제2메모리들에 공통으로 인가되는 복수개의 메모리 모듈들을 구비하고, 상기 복수개의 제1메모리들 및 상기 복수개의 제2메모리들 각각은 상기 제1 칩 셀렉트 신호, 상기 제1 클럭 인에이블 신호, 상기 제2 칩 셀렉트 신호, 및 상기 제2 클럭 인에이블 신호들이 입력되는 각각의 입력단에 연결되어 상기 입력단의 제1 입력 커패시턴스를 증가시키는 의사부하를 각각 구비하는 것을 특징으로 한다. 따라서, 커맨드 어드레스 신호가 메모리에 도달하는데 걸리는 전송지연시간과 칩 셀렉트 신호 및 클럭 인에이블 신호가 메모리에 도달하는데 걸리는 전송지연시간의 차이를 줄이거나 제거할 수 있다.

Description

메모리 시스템{Memory system}
도 1은 싱글 랭크 메모리 모듈로 구성된 메모리 시스템의 블록도이다.
도 2는 종래의 더블 랭크 메모리 모듈로 구성된 메모리 시스템의 블록도이다.
도 3은 본 발명의 메모리 시스템의 메모리의 제1실시예의 블록도이다.
도 4는 본 발명의 메모리 시스템의 메모리의 제2실시예의 블록도이다.
도 5는 본 발명의 메모리 시스템의 다른 실시예의 블록도이다.
본 발명은 메모리 시스템에 관한 것으로, 특히 더블 랭크 메모리 모듈로 구성된 메모리 시스템에 관한 것이다.
메모리 시스템에서 메모리들은 메모리 컨트롤러에 의해 인가된 칩 셀렉트 신호, 클럭 인에이블 신호, 클럭 신호, 및 커맨드 어드레스 신호등의 제어신호에 의해 읽기 동작이나 쓰기 동작을 수행한다. 메모리 시스템이 더블 랭크 메모리 모듈로 구성될 경우, 상기 제어신호들중 칩 셀렉트 신호 및 클럭 인에이블 신호는 별도의 신호라인을 통하여 전면부의 메모리 디바이스(memory device)와 후면부의 메모 리 디바이스에 각각 인가되나, 클럭신호 및 커맨드 어드레스 신호는 하나의 신호라인을 통하여 전면부의 메모리 디바이스와 후면부의 메모리 디바이스에 공통으로 인가된다. 또한, 상기 제어신호들은 각 메모리들이 가지고 있는 입력 커패시턴스에 의해 소정시간 지연되어 각 메모리들에 도달한다.
도 1은 싱글 랭크 메모리 모듈로 구성된 메모리 시스템의 블록도로서, 메모리 컨트롤러(10), 및 복수개의 메모리 모듈들을 구성하는 복수개의 메모리 디바이스들(20-1, 20-2, 20-3, …)로 구성되어 있다. 즉, 각 메모리 모듈들은 하나의 메모리 디바이스를 가지며, 각 메모리 디바이스들은 복수개의 메모리들로 구성된다. 또한, 메모리 컨트롤러(10)로부터 출력된 제어신호들(CS, CKE, CK, C/A)은 각각의 신호라인을 통하여 복수개의 메모리 디바이스들(20-1, 20-2, 20-3, …)로 각각 인가된다.
도 1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 컨트롤러(10)는 메모리 디바이스들(20-1, 20-2, 20-3, …)에 칩 셀렉트 신호(CS), 클럭 인에이블 신호(CKE), 클럭 신호(CK), 및 커맨드 어드레스 신호(C/A)등의 제어신호들을 인가한다. 메모리 디바이스들(20-1, 20-2, 20-3, …)은 상기 제어신호들(CS, CKE, CK, C/A)에 의해 읽기 동작 및 쓰기 동작 등을 수행한다.
도 1에 나타낸 싱글 랭크 메모리 모듈로 구성된 메모리 시스템의 경우에는 각 메모리 모듈들은 각각 하나의 메모리 디바이스로 구성되고, 각 제어신호들(CS, CKE, CK, C/A)도 각각의 신호라인을 통하여 메모리 디바이스별로 각각 인가되므로, 제어신호들(CS, CKE, CK, C/A)이 인가되는 메모리의 개수가 동일하다. 따라서, 각 제어신호들(CS, CKE, CK, C/A)의 신호라인에서 바라본 입력 커패시턴스가 동일하여 각 제어신호들(CS, CKE, CK, C/A)이 메모리에 도달할 때까지 걸리는 전송지연시간도 동일하게 되고, 결과적으로, 제어신호간의 전송지연시간의 차이는 발생하지 않는다.
도 2는 종래의 더블 랭크 메모리 모듈로 구성된 메모리 시스템의 블록도로서, 메모리 컨트롤러(10), 전면부에 배치된 복수개의 제1 메모리 디바이스들(20-1f, 20-2f, 20-3f, …), 및 후면부에 배치된 복수개의 제2 메모리 디바이스들(20-1b, 20-2b, 20-3b, …)로 구성되어 있다. 즉, 각 메모리 모듈들은 하나의 제1 메모리 디바이스와 하나의 제2 메모리 디바이스를 가지고 있으며, 제1 메모리 디바이스는 복수개의 제1메모리들로, 제2 메모리 디바이스는 복수개의 제2메모리들로 각각 구성된다. 또한, 메모리 컨트롤러(10)로부터 출력되는 제어신호들중 제1 칩 셀렉트 신호(CS1) 및 제1 클럭 인에이블 신호(CKE1)는 상기 제1 메모리 디바이스들(20-1f, 20-2f, 20-3f, …)로, 제2 칩 셀렉트 신호(CS2) 및 제2 클럭 인에이블 신호(CKE2)는 상기 제2 메모리 디바이스들(20-1b, 20-2b, 20-3b, …)로 별도의 신호라인을 통하여 각각 인가되며, 클럭 신호(CK) 및 커맨드 어드레스 신호(C/A)는 하나의 신호라인을 통하여 상기 제1 메모리 디바이스들(20-1f, 20-2f, 20-3f, …)과 상기 제2 메모리 디바이스들(20-1b, 20-2b, 20-3b, …)에 공통으로 인가된다.
도 2에 나타낸 블록들 각각의 기능은 도 1에서 설명한 것과 동일하다.
도 2에 나타낸 종래의 더블 랭크 메모리 모듈로 구성된 메모리 시스템의 경 우에는 메모리 모듈별로 두 개의 메모리 디바이스들, 즉, 전면부의 제1 메모리 디바이스와 후면부의 제2 메모리 디바이스가 존재한다. 상술한 바와 같이, 칩 셀렉트 신호 및 클럭 인에이블 신호는 별도의 신호라인을 통하여 상기 제1 메모리 디바이스들과 상기 제2 메모리 디바이스들에 각각 인가되나, 클럭 신호 및 커맨드 어드레스 신호는 하나의 신호라인을 통하여 상기 제1 메모리 디바이스들과 상기 제2 메모리 디바이스들에 공통으로 인가된다. 즉, 각 메모리 모듈별로 볼 때, 칩 셀렉트 신호 및 클럭 인에이블 신호가 인가되는 신호라인에는 하나의 메모리 디바이스만 존재하나, 클럭 신호 및 커맨드 어드레스 신호가 인가되는 신호라인에는 두 개의 메모리 디바이스가 존재하여 각 제어신호들이 인가되는 메모리의 개수가 다르다.
그러므로, 종래의 더블 랭크 메모리 모듈로 구성된 메모리 시스템에서는 칩 셀렉트 신호와 클럭 인에이블 신호의 신호라인에서 바라본 입력 커패시턴스는 싱글 랭크 메모리 모듈로 구성된 경우와 동일하다. 그러나, 클럭 신호와 커맨드 어드레스 신호의 신호라인에는 물리적으로 두 개의 소자가 병렬 연결되는 형태이므로, 더블 랭크 메모리 모듈에서의 클럭 신호와 커맨드 어드레스 신호의 신호라인에서 바라본 입력 커패시턴스는 싱글 랭크 메모리 모듈일 때의 입력 커패시턴스의 두 배의 값을 갖는다.
따라서, 종래의 더블 랭크 메모리 모듈로 구성된 메모리 시스템에서는 클럭 신호와 커맨드 어드레스 신호의 신호라인에서 바라본 입력 커패시턴스는 칩 셀렉트 신호와 클럭 인에이블 신호의 신호라인에서 바라본 입력 커패시턴스의 두 배가 되고, 결과적으로, 두 그룹의 제어신호들의 전송지연시간에는 차이가 발생하게 된다. 이러한 전송지연시간의 차이는 각 메모리 디바이스를 구성하는 메모리의 수가 늘어날수록 증가하게 되며, 메모리 시스템이 고속으로 동작한다면 이러한 전송지연시간의 차이에 의해 오동작을 일으킬 수 있다.
본 발명의 목적은 더블 랭크 메모리 모듈로 구성된 메모리 시스템에서 커맨드 어드레스 신호가 메모리에 도달하는데 걸리는 전송지연시간과 칩 셀렉트 신호 및 클럭 인에이블 신호가 메모리에 도달하는데 걸리는 전송지연시간의 차이를 감소시킬 수 있는 메모리 시스템을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 메모리 시스템은 제1 칩 셀렉트 신호, 제2 칩 셀렉트 신호, 제1 클럭 인에이블 신호, 제2 클럭 인에이블 신호, 클럭 신호, 및 커맨드 어드레스 신호를 출력하는 메모리 컨트롤러, 및 전면부에 배치된 복수개의 제1메모리들과 후면부에 배치된 복수개의 제2메모리들을 각각 구비하고, 상기 제1 칩 셀렉트 신호 및 상기 제1 클럭 인에이블 신호는 상기 복수개의 제1메모리들에 각각 인가되고, 상기 제2 칩 셀렉트 신호 및 상기 제2 클럭 인에이블 신호는 상기 복수개의 제2메모리들에 각각 인가되고, 상기 커맨드 어드레스 신호는 상기 복수개의 제1메모리들과 상기 복수개의 제2메모리들에 공통으로 인가되는 복수개의 메모리 모듈들을 구비하고, 상기 복수개의 제1메모리들 및 상기 복수개의 제2메모리들 각각은 상기 제1 칩 셀렉트 신호, 상기 제1 클럭 인에이블 신호, 상기 제2 칩 셀렉트 신호, 및 상기 제2 클럭 인에이블 신호들이 입력되는 각각의 입력단에 연결되어 상기 입력단의 제1 입력 커패시턴스를 증가시키는 의사부하를 각각 구 비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 메모리 시스템의 의사부하는 상기 제1 입력 커패시턴스가 상기 커맨드 어드레스 신호가 입력되는 입력단의 제2 입력 커패시턴스의 두 배가 되도록 하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 메모리 시스템의 복수개의 메모리 모듈은 상기 복수개의 메모리 모듈들이 상기 복수개의 제1메모리들만 구비한 싱글 랭크 메모리 모듈일 경우에는 상기 제1 입력 커패시턴스를 상기 제2 입력 커패시턴스와 같도록 하고, 상기 복수개의 메모리 모듈들이 상기 복수개의 제1메모리들 및 상기 복수개의 제2메모리들을 구비한 더블 랭크 메모리 모듈일 경우에는 상기 제1 입력 커패시턴스를 상기 제2 입력 커패시턴스보다 크도록 상기 의사부하의 커패시턴스를 제어하는 제어회로를 추가로 구비하는 상기 복수개의 제1메모리들 및 상기 복수개의 제2메모리들을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 메모리 시스템의 다른 실시예는 제1 칩 셀렉트 신호, 제2 칩 셀렉트 신호, 제1 클럭 인에이블 신호, 제2 클럭 인에이블 신호, 클럭 신호, 및 커맨드 어드레스 신호를 출력하는 메모리 컨트롤러, 상기 제1 칩 셀렉트 신호 및 상기 제1 클럭 인에이블 신호가 인가되는 제1신호라인, 상기 제2 칩 셀렉트 신호 및 상기 제2 클럭 인에이블 신호가 인가되는 제2신호라인, 상기 커맨드 어드레스 신호가 인가되는 제3신호라인, 전면부에 배치된 복수개의 제1메모리들과 후면부에 배치된 복수개의 제2메모리들을 각각 구비하고, 상기 제1신호라인은 상기 복수개의 제1메모리들과 각각 연결되고, 상기 제2신호라인은 상기 복 수개의 제2메모리들과 각각 연결되고, 상기 제3신호라인은 상기 복수개의 제1메모리들 및 상기 복수개의 제2메모리들과 공통으로 연결되는 복수개의 메모리 모듈들, 및 상기 제1신호라인과 상기 복수개의 제1메모리들 사이 및 상기 제2신호라인과 상기 복수개의 제2메모리들 사이에 각각 연결되는 의사부하를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 메모리 시스템의 다른 실시예의 의사부하는 상기 메모리 컨트롤러로부터 출력된 상기 제1 칩 셀렉트 신호, 상기 제1 클럭 인에이블 신호, 상기 제2 칩 셀렉트 신호, 및 상기 제2 클럭 인에이블 신호가 상기 복수개의 제1메모리들 및 상기 복수개의 제2메모리들에 도달하는데 걸리는 전송지연시간과 상기 메모리 컨트롤러로부터 출력된 상기 커맨드 어드레스 신호가 상기 복수개의 제1메모리들 및 상기 복수개의 제2메모리들에 도달하는데 걸리는 전송지연시간의 차이를 줄이는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 메모리 시스템을 설명하면 다음과 같다.
도 3은 본 발명의 메모리 시스템의 메모리의 제1실시예의 블록도로서, 칩 셀렉트 신호(CS) 및 클럭 인에이블 신호(CKE) 각각의 입력단(22)에 병렬로 연결된 의사부하(dummy load)(30)를 추가하여 구성되어 있다.
도 3에 나타낸 블록의 기능을 설명하면 다음과 같다.
의사부하(30)는 메모리의 칩 셀렉트 신호(CS) 및 클럭 인에이블 신호(CKE)가 입력되는 입력단의 제1 입력 커패시턴스를 증가시킨다.
상술한 바와 같이, 듀얼 랭크 메모리 모듈로 구성된 메모리 시스템에서는 칩 셀렉트 신호(CS) 및 클럭 인에이블 신호(CKE)의 신호라인에서 바라본 입력 커패시턴스가 클럭 신호(CK) 및 커맨드 어드레스 신호(C/A)의 신호라인에서 바라본 입력 커패시턴스의 두 배에 해당하며, 듀얼 랭크 메모리 모듈로 구성된 메모리 시스템에서의 제어신호들간의 전송지연시간의 차이는 이러한 입력 커패시턴스의 차이에 기인한다.
따라서, 도 3에 나타낸 본 발명의 메모리 시스템의 메모리의 제1실시예는 상기 입력 커패시턴스의 차이를 줄이도록 한다. 즉, 각 메모리들의 제1 입력 커패시턴스를 증가시켜 상기 입력 커패시턴스의 차이를 줄임으로써 전송지연시간의 차이를 줄일 수 있으며, 상기 제1 입력 커패시턴스를 커맨드 어드레스 신호(C/A)가 인가되는 입력단의 제2 입력 커패시턴스의 두 배가 되도록 증가시키면 상기 전송지연시간의 차이를 제거할 수 있다.
다만, 상기 제1 입력 커패시턴스를 상기 제2 입력 커패시턴스의 두 배로 증가시킨 경우, 이러한 메모리가 싱글 랭크 메모리 모듈에 실장된다면 싱글 랭크 메모리 모듈로 구성된 메모리 시스템에서 상기 제어신호들간의 전송지연시간의 차이가 커지게 된다. 따라서, 더블 랭크 메모리 모듈에 사용할 메모리를 별도로 제작한다면 상기 제1 입력 커패시턴스가 상기 제2 입력 커패시턴스의 두 배가 되도록 증가시키는 하는 것이 바람직하나, 싱글 랭크 메모리 모듈과 더블 랭크 메모리 모듈에 공통으로 사용할 수 있도록 메모리를 제작한다면 상기 제1 입력 커패시턴스를 상기 제2 입력 커패시턴스보다 크고 두 배보다는 작은 값으로 증가시켜야 한다. 이 경우에는 메모리가 싱글 랭크 메모리 모듈에 실장될 경우에도 전송지연시간의 차이가 발생하게 되며, 듀얼 뱅크 모듈에서도 전송지연시간의 차이를 완벽하게 제거할 수 없다는 문제점이 있다. 그러나, 타이밍 마진을 확보할 수는 있다.
도 4는 본 발명의 메모리 시스템의 메모리의 제2실시예의 블록도로서, 칩 셀렉트 신호(CS) 및 클럭 인에이블 신호(CKE) 각각의 입력단(22)에 병렬로 연결된 가변 의사부하(dummy load)(32), 및 제어회로(40)로 구성되어 있다.
도 4에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
제어회로(40)는 메모리가 싱글 랭크 메모리 모듈에 실장되었는지, 더블 랭크 메모리 모듈에 실장되었는지를 판단한 후 제어신호를 가변 의사부하(32)로 출력한다. 메모리가 싱글 랭크 메모리 모듈에 실장되었는지, 더블 랭크 메모리 모듈에 실장되었는지는 MRS에 의해 구별할 수 있다. 가변 의사부하(32)는 상기 제어신호에 따라 칩 셀렉트 신호(CS) 및 클럭 인에이블 신호(CKE)가 인가되는 입력단의 제1 입력 커패시턴스를 변화시킨다.
즉, 도 4에 나타낸 본 발명의 메모리 시스템의 메모리의 제2 실시예는 메모리 모듈이 싱글 랭크 메모리 모듈일 때는 제어회로(40)의 제어신호에 의해 상기 제1 입력 커패시턴스가 커맨드 어드레스 신호(C/A)가 인가되는 입력단의 제2 입력 커패시턴스와 동일해지도록 가변 의사부하(32)의 입력 커패시턴스를 변화시키고, 메모리 모듈이 더블 랭크 메모리 모듈일 때는 제어회로(40)의 제어신호에 의해 상기 제1 입력 커패시턴스가 상기 제2 입력 커패시턴스의 두 배가 되도록 가변 의사 부하(32)의 커패시턴스를 변화시킨다. 따라서, 도 4에 나타낸 본 발명의 메모리 시스템의 메모리는 싱글 랭크 메모리 모듈일 때와 더블 랭크 메모리 모듈일 때 모두 사용할 수 있으며, 싱글 랭크 메모리 모듈일 때와 더블 랭크 메모리 모듈일 때 모두 메모리 시스템에서 발생되는 제어신호들의 전송지연시간의 차이를 제거할 수 있다.
도 5는 본 발명의 메모리 시스템의 다른 실시예의 블록도로서, 메모리 컨트롤러(10), 전면부에 배치된 복수개의 제1 메모리 디바이스들(20-1f, 20-2f, 20-3f), 후면부에 배치된 복수개의 제2 메모리 디바이스들(20-1b, 20-2b, 20-3b, …), 제1 칩 셀렉트 신호(CS1) 및 제1 클럭 인에이블 신호(CKE1)가 인가되는 제1신호라인, 제2 칩 셀렉트 신호(CS2) 및 제2 클럭 인에이블 신호(CKE2)가 인가되는 제2신호라인, 클럭 신호(CK) 및 커맨드 어드레스 신호(C/A)가 인가되는 제3신호라인, 및 제1신호라인과 제2신호라인에 연결된 복수개의 커패시터들(50-1f, 50-2f, 50-3f, 50-1b, 50-2b, 50-3b, …)로 구성되어 있으며, 제1 메모리 디바이스들은 복수개의 제1메모리들로, 제2 메모리 디바이스들은 복수개의 제2메모리들로 각각 구성되어 있다. 즉, 클럭 신호와 커맨드 어드레스 신호는 하나의 신호라인으로 통하여 각 메모리 모듈의 전면부의 메모리 디바이스와 후면부의 메모리 디바이스에 공통으로 인가되고, 칩 셀렉트 신호와 클럭 인에이블 신호는 두 개의 신호라인을 통하여 각 메모리 모듈의 전면부의 메모리 디바이스와 후면부의 메모리 디바이스에 별도로 인가된다. 즉, 도 5에 나타낸 본 발명의 메모리 시스템의 다른 실시예는 도 2에 나타낸 종래의 더블 랭크 메모리 모듈로 구성된 메모리 시스템에 칩 셀렉트 신호 및 클럭 인에이블 신호의 신호라인에 커패시터를 추가하여 구성되어 있다.
도 5에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 컨트롤러(10)는 전면부에 배치된 복수개의 제1 메모리 디바이스들(20-1f, 20-2f, 20-3f) 및 후면부에 배치된 복수개의 제2 메모리 디바이스들(20-1b, 20-2b, 20-3b, …)에 제1 칩 셀렉트 신호(CS1), 제2 칩 셀렉트 신호(CS2), 제1 클럭 인에이블 신호(CKE1), 제2 클럭 인에이블 신호(CKE2), 클럭 신호(CK), 및 커맨드 어드레스 신호(C/A)등의 제어신호들을 인가한다. 복수개의 제1 메모리 디바이스들(20-1f, 20-2f, 20-3f) 및 복수개의 제2 메모리 디바이스들(20-1b, 20-2b, 20-3b, …)은 상기 제어신호들에 의해 읽기 동작 및 쓰기 동작 등을 수행한다. 커패시터들(50-1f, 50-2f, 50-3f, 50-1b, 50-2b, 50-3b, …)은 인쇄기판상에 실장될 수 있으며, 커맨드 어드레스 신호(C/A)가 메모리에 도달하는데 걸리는 전송지연시간과 칩 셀렉트 신호(CS) 및 클럭 인에이블 신호(CKE)가 메모리에 도달하는 데 걸리는 전송지연시간의 차이를 줄이도록 한다.
즉, 도 5에 나타낸 본 발명의 메모리 시스템의 실시예는 인쇄기판상에 커패시터들(50-1f, 50-2f, 50-3f, 50-1b, 50-2b, 50-3b, …)을 실장하여 제1신호라인 및 제2신호라인에서 바라본 입력 커패시턴스와 제3신호라인에서 바라본 입력 커패시턴스의 차이를 줄이도록 한다. 따라서, 커맨드 어드레스 신호(C/A)와 칩 셀렉트 신호(CS) 및 클럭 인에이블 신호(CKE)가 메모리에 도달하는 데 걸리는 전송지연시간의 차이를 줄일 수 있으며, 입력 커패시턴스의 차이를 없애면 전송지연시간의 차이를 제거할 수 있다.
상술한 바와 같이, 각 신호라인에서 바라본 입력 커패시턴스를 동일하도록 하는 방법 외에도 전송지연시간의 차이를 미리 추정하여 메모리 컨트롤러에서 칩 셀렉트 신호 및 클럭 인에이블 신호를 클럭 신호 및 커맨드 어드레스 신호보다 상기 전송지연시간의 차이만큼 빨리 보내도록 메모리 시스템을 구성할 수 있다. 또한, 칩 셀렉트 신호와 클럭 인에이블 신호는 클럭 신호의 주파수와 같은 주파수로 발생되도록 하고, 커맨드 어드레스 신호는 클럭 신호의 주파수보다 낮은 주파수로 발생되도록 메모리 시스템을 구성함으로써 타이밍 마진을 확보할 수도 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 메모리 시스템은 메모리 시스템이 더블 랭크 메모리 모듈로 구성될 경우에 발생하는 커맨드 어드레스 신호의 신호라인에서 바라본 메모리의 입력 커패시턴스와 칩 셀렉트 신호 및 클럭 인에이블 신호의 신호라인에서 바라본 메모리의 입력 커패시턴스의 차이를 줄이거나 제거함으로서 커맨드 어드레스 신호와 칩 셀렉트 신호 및 클럭 인에이블 신호가 메모리에 도달하는 데 걸리는 전송지연시간의 차이를 줄이거나 제거할 수 있다.

Claims (5)

  1. 제1 칩 셀렉트 신호, 제2 칩 셀렉트 신호, 제1 클럭 인에이블 신호, 제2 클럭 인에이블 신호, 클럭 신호, 및 커맨드 어드레스 신호를 출력하는 메모리 컨트롤러; 및
    전면부에 배치된 복수개의 제1메모리들과 후면부에 배치된 복수개의 제2메모리들을 각각 구비하고, 상기 제1 칩 셀렉트 신호 및 상기 제1 클럭 인에이블 신호는 상기 복수개의 제1메모리들에 각각 인가되고, 상기 제2 칩 셀렉트 신호 및 상기 제2 클럭 인에이블 신호는 상기 복수개의 제2메모리들에 각각 인가되고, 상기 커맨드 어드레스 신호는 상기 복수개의 제1메모리들과 상기 복수개의 제2메모리들에 공통으로 인가되는 복수개의 메모리 모듈들을 구비하고,
    상기 복수개의 제1메모리들 및 상기 복수개의 제2메모리들 각각은 상기 제1 칩 셀렉트 신호, 상기 제1 클럭 인에이블 신호, 상기 제2 칩 셀렉트 신호, 및 상기 제2 클럭 인에이블 신호들이 입력되는 각각의 입력단에 연결되어 상기 입력단의 제1 입력 커패시턴스를 증가시키는 의사부하를 각각 구비하는 것을 특징으로 하는 메모리 시스템.
  2. 제1항에 있어서, 상기 의사부하는
    상기 제1 입력 커패시턴스가 상기 커맨드 어드레스 신호가 입력되는 입력단의 제2 입력 커패시턴스의 두 배가 되도록 하는 것을 특징으로 하는 메모리 시스 템.
  3. 제1항에 있어서, 상기 복수개의 메모리들은
    상기 복수개의 메모리 모듈들이 상기 복수개의 제1메모리들만 구비한 싱글 랭크 메모리 모듈일 경우에는 상기 제1 입력 커패시턴스를 상기 제2 입력 커패시턴스와 같도록 상기 의사부하의 커패시턴스를 제어하고, 상기 복수개의 메모리 모듈들이 상기 복수개의 제1메모리들 및 상기 복수개의 제2메모리들을 구비한 더블 랭크 메모리 모듈일 경우에는 상기 제1 입력 커패시턴스를 상기 제2 입력 커패시턴스보다 크도록 상기 의사부하의 커패시턴스를 제어하는 제어회로를 더 구비하는 것을 특징으로 하는 메모리 시스템.
  4. 제1 칩 셀렉트 신호, 제2 칩 셀렉트 신호, 제1 클럭 인에이블 신호, 제2 클럭 인에이블 신호, 클럭 신호, 및 커맨드 어드레스 신호를 출력하는 메모리 컨트롤러;
    상기 제1 칩 셀렉트 신호 및 상기 제1 클럭 인에이블 신호가 인가되는 제1신호라인;
    상기 제2 칩 셀렉트 신호 및 상기 제2 클럭 인에이블 신호가 인가되는 제2신호라인;
    상기 커맨드 어드레스 신호가 인가되는 제3신호라인;
    전면부에 배치된 복수개의 제1메모리들과 후면부에 배치된 복수개의 제2메모 리들을 각각 구비하고, 상기 제1신호라인은 상기 복수개의 제1메모리들과 각각 연결되고, 상기 제2신호라인은 상기 복수개의 제2메모리들과 각각 연결되고, 상기 제3신호라인은 상기 복수개의 제1메모리들 및 상기 복수개의 제2메모리들과 공통으로 연결되는 복수개의 메모리 모듈들; 및
    상기 메모리 컨트롤러와 상기 제1메모리들 각각의 사이의 상기 제1신호라인 및 상기 메모리 컨트롤러와 상기 제2메모리들 각각의 사이의 상기 제2신호라인에 연결되는 의사부하들을 구비하는 것을 특징으로 하는 메모리 시스템.
  5. 제5항에 있어서, 상기 의사부하들은
    상기 메모리 컨트롤러로부터 출력된 상기 제1 칩 셀렉트 신호, 상기 제1 클럭 인에이블 신호, 상기 제2 칩 셀렉트 신호, 및 상기 제2 클럭 인에이블 신호가 상기 복수개의 제1메모리들 및 상기 복수개의 제2메모리들에 도달하는데 걸리는 전송지연시간과 상기 메모리 컨트롤러로부터 출력된 상기 커맨드 어드레스 신호가 상기 복수개의 제1메모리들 및 상기 복수개의 제2메모리들에 도달하는데 걸리는 전송지연시간의 차이를 줄이는 것을 특징으로 하는 메모리 시스템.
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