KR101245380B1 - 메모리 모듈 - Google Patents

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Abstract

본 발명은 메모리 모듈을 공개한다. 본 발명의 메모리 모듈은 메모리 모듈 기판, 메모리 모듈 기판 상에 장착된 복수개의 반도체 메모리 장치들을 구비하고, 메모리 모듈 기판은 복수개의 반도체 메모리 장치들을 개별적으로 제어하는 제1 신호들을 인가받는 제1 입력 단자들 및 복수개의 반도체 메모리 장치들을 공통으로 제어하는 제2 신호들을 인가받는 제2 입력 단자들을 구비하며, 복수개의 반도체 메모리 장치들 각각은 제1 신호들을 제1 입력 핀들에 입력받는 제1 신호 입력부들; 제2 신호들을 제2 입력 핀들에 입력받는 제2 신호 입력부들; 제1 신호 입력부들 각각과 병렬로 연결되어 제1 신호들을 제3 입력 핀들에 입력받아 신호 라인 로딩을 보상하는 더미 입력부들을 구비하고, 메모리 모듈 기판의 제1 입력 단자들은 제1 신호 라인들을 통하여 복수개의 반도체 메모리 장치들 각각의 제1 및 제2 입력 핀들에 공통으로 연결되고 메모리 모듈 기판의 제2 입력 단자들은 제2 신호 라인들을 통하여 복수개의 반도체 메모리 장치들 각각의 제3 입력 핀들에 연결되는 것을 특징으로 한다. 따라서, 본 발명에 의할 경우 반도체 메모리 장치들의 신호들간 스큐 현상을 방지함으로써 반도체 메모리 장치의 사이즈를 증가시키지 않고 메모리 시스템 동작을 고속화하고 데이터 처리 용량을 증가시킬 수 있다.

Description

메모리 모듈{Memory module}
본 발명은 메모리 모듈에 관한 것으로서, 특히 메모리 컨트롤러로부터 출력되는 제어 신호들의 유형에 따라 내장되어 있는 반도체 메모리 장치들에 신호가 전달되는 시간을 조절하는 메모리 모듈에 관한 것이다.
컴퓨터 및 네트워크 시스템의 고속화 추세에 따라 디램과 같은 메모리도 고속화와 대용량화가 요구되고 있다. 컴퓨터 시스템에서는 중앙처리부(CPU)와 메모리를 메모리 콘트롤러를 통하여 상호 연결하고 메모리는 인쇄회로기판 상에 형성된 슬롯에 삽입되는 메모리 모듈로 구성된다.
메모리 시스템에서 메모리 콘트롤러와 메모리 모듈은 인쇄회로기판 상에 형성된 전송선을 통하여 전기적으로 연결되는데, 그 동작 속도는 데이터 입출력과 명령어 신호와 어드레스 신호의 동작 주파수로 결정된다. 일반적으로 메모리 시스템의 명령어 신호와 어드레스 신호는 데이터 신호에 비해 많은 로딩을 갖게 되므로, 신호선의 구조에 의해 최대 동작 주파수가 결정된다.
최근에 메모리 시스템의 동작 속도가 증가함에 따라 신호선의 구조 (topology)는 고속 동작에 적합하도록 변화하여 왔으며, 근래 논의되고 있는 가장 진화된 형태는 플라이 바이(fly-by) 구조로서, 이 구조는 데이지 체인 형태로 채널을 구성하고 짧은 스텁(stub)을 통해 각각의 로딩에 연결되는 형태로 임피던스의 매칭을 통해 신호선의 특성을 개선시킨 구조이다.
도 1은 싱글 랭크 메모리 모듈로 구성된 일반적인 메모리 시스템의 블록도로서, 메모리 컨트롤러(10) 및 복수개의 메모리 모듈들(30-1, 30-2, 30-3, …)을 구비하고, 제1 메모리 모듈(30-1)은 하나의 메모리 디바이스(20-1)를 가지며, 각 메모리 디바이스(20-1)는 복수개의 반도체 메모리 장치들로 구성된다.
또한, 메모리 컨트롤러(10)로부터 출력된 제어신호들(CS, CKE, CK, C/A)은 각각의 신호라인을 통하여 복수개의 메모리 디바이스들(20-1, 20-2, 20-3, …)로 각각 인가된다.
도 1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 컨트롤러(10)는 메모리 디바이스들(20-1, 20-2, 20-3, …)에 칩 셀렉트 신호(CS), 클럭 인에이블 신호(CKE), 클럭 신호(CK), 및 커맨드 어드레스 신호(C/A)등의 제어신호들을 인가한다.
복수개의 메모리 디바이스들(20-1, 20-2, 20-3, …)은 상기 제어신호들(CS, CKE, CK, C/A)에 의해 읽기 동작 및 쓰기 동작 등을 수행한다.
도 1에 나타낸 싱글 랭크 메모리 모듈로 구성된 메모리 시스템의 경우에는 각 메모리 모듈들은 각각 하나의 메모리 디바이스로 구성되고, 각 제어신호들(CS, CKE, CK, C/A)도 각각의 신호라인을 통하여 메모리 디바이스별로 각각 인가되므로, 제어신호들(CS, CKE, CK, C/A)이 인가되는 메모리의 개수가 동일하다.
따라서, 각 제어신호들(CS, CKE, CK, C/A)의 신호라인에서 바라본 입력 커패시턴스가 동일하여 각 제어신호들(CS, CKE, CK, C/A)이 메모리에 도달할 때까지 걸리는 전송지연시간도 동일하게 되고, 결과적으로, 제어신호간의 전송지연시간의 차이는 발생하지 않는다.
도 2는 더블 랭크 메모리 모듈로 구성된 일반적인 메모리 시스템의 블록도로서, 메모리 컨트롤러(40), 전면부에 복수개의 제1 메모리 디바이스들(20-1f, 20-2f, 20-3f, …)이 각각 배치되고 후면부에 복수개의 제2 메모리 디바이스들(20-1b, 20-2b, 20-3b, …)이 각각 배치된 복수개의 메모리 모듈들(50-1, 50-2, 50-3, …)을 구비한다.
즉, 제1 메모리 모듈(50-1)은 하나의 제1 메모리 디바이스(20-1f)와 하나의 제2 메모리 디바이스(20-1b)를 가지고 있으며, 제1 메모리 디바이스(20-1f)는 복수개의 제1 반도체 메모리 장치들로, 제2 메모리 디바이스(20-1b)는 복수개의 제2반도체 메모리 장치들로 각각 구성된다.
또한, 메모리 컨트롤러(10)로부터 출력되는 제어신호들 중 제1 칩 셀렉트 신호(CS1) 및 제1 클럭 인에이블 신호(CKE1)는 상기 제1 메모리 디바이스들(20-1f, 20-2f, 20-3f, …)로, 제2 칩 셀렉트 신호(CS2) 및 제2 클럭 인에이블 신호(CKE2)는 상기 제2 메모리 디바이스들(20-1b, 20-2b, 20-3b, …)로 별도의 신호라인을 통하여 각각 인가되며, 클럭 신호(CK) 및 커맨드 어드레스 신호(C/A)는 하나의 신호 라인을 통하여 상기 제1 메모리 디바이스들(20-1f, 20-2f, 20-3f, …)과 상기 제2 메모리 디바이스들(20-1b, 20-2b, 20-3b, …)에 공통으로 인가된다.
도 2에 나타낸 블록들 각각의 기능은 도 1에서 설명한 것과 동일하므로 여기에서는 더 이상의 상세한 설명을 생략한다.
상술한 바와 같이, 칩 셀렉트 신호(CS) 및 클럭 인에이블 신호(CKE)는 별도의 신호라인을 통하여 상기 제1 메모리 디바이스들(20-1f, 20-2f, 20-3f, …)과 상기 제2 메모리 디바이스들(20-1b, 20-2b, 20-3b, …)에 각각 인가되나, 클럭 신호(CK) 및 커맨드 어드레스 신호(C/A)는 하나의 신호라인을 통하여 상기 제1 메모리 디바이스들(20-1f, 20-2f, 20-3f, …)과 상기 제2 메모리 디바이스들(20-1b, 20-2b, 20-3b, …)에 공통으로 인가된다.
즉, 각 메모리 모듈별로 볼 때, 칩 셀렉트 신호(CS) 및 클럭 인에이블 신호(CKE)가 인가되는 신호라인에는 하나의 메모리 디바이스만 존재하나, 클럭 신호(CK) 및 커맨드 어드레스 신호(C/A)가 인가되는 신호라인에는 두 개의 메모리 디바이스가 존재하여 각 제어신호들이 인가되는 부하의 개수가 다르다.
그러므로, 종래의 더블 랭크 메모리 모듈로 구성된 메모리 시스템에서는 칩 셀렉트 신호(CS)와 클럭 인에이블 신호(CKE)의 신호라인에서 바라본 입력 커패시턴스는 싱글 랭크 메모리 모듈로 구성된 경우와 동일하다.
그러나, 클럭 신호(CK)와 커맨드 어드레스 신호(C/A)의 신호라인에는 물리적으로 두 개의 소자가 병렬 연결되는 형태이므로, 더블 랭크 메모리 모듈에서의 클럭 신호(CK)와 커맨드 어드레스 신호(C/A)의 신호라인에서 바라본 입력 커패시턴스 는 싱글 랭크 메모리 모듈일 때의 입력 커패시턴스의 두 배의 값을 갖는다.
따라서, 종래의 더블 랭크 메모리 모듈로 구성된 메모리 시스템에서는 클럭 신호(CK)와 커맨드 어드레스 신호(C/A)의 신호라인에서 바라본 입력 커패시턴스는 칩 셀렉트 신호(CS)와 클럭 인에이블 신호(CKE)의 신호라인에서 바라본 입력 커패시턴스의 두 배가 되고, 결과적으로, 두 그룹의 제어신호들의 전송지연시간에는 차이가 발생하게 된다.
이러한 전송지연시간의 차이는 각 메모리 디바이스를 구성하는 메모리의 수가 늘어날수록 증가하게 되며, 메모리 시스템이 고속으로 동작한다면 이러한 전송지연시간의 차이에 의해 오동작을 일으킬 수 있다.
도 3은 도 2에 나타낸 메모리 시스템 내 종래의 더블 랭크 메모리 모듈(50-1)의 구성도로서, 상부에 배치되는 제1 메모리 디바이스(20-1f), 하부에 배치되는 제2 메모리 디바이스(20-1b), 복수개의 터미네이션 저항들(Rt1 내지 Rt3)을 구비한다.
제1 메모리 디바이스(20-1f)는 복수개의 제1 반도체 메모리 장치들(Mf1 내지 Mfi), 복수개의 제1 및 제2 비아 콘택들(1VCf1 내지 1VCfi, 2VC1 내지 2VCi)을 포함하고, 제2 메모리 디바이스(20-1b)는 복수개의 제2 반도체 메모리 장치들(Mb1 내지 Mbi), 복수개의 제1 및 제2 비아 콘택들(1VCb1 내지 1VCbi, 2VC1 내지 2VCi)을 포함한다.
메모리 컨트롤러(미도시)로부터 출력되는 제어 신호들 중 제1 칩 셀렉트 신 호(CS1) 및 제1 클럭 인에이블 신호(CKE1)는 제1 메모리 디바이스(20-1f)로, 제2 칩 셀렉트 신호(CS2) 및 제2 클럭 인에이블 신호(CKE2)는 제2 메모리 디바이스(20-1b)로 별도의 신호라인을 통하여 각각 인가되며, 클럭 신호(CK) 및 커맨드 어드레스 신호(C/A)는 하나의 신호라인을 통하여 제1 메모리 디바이스(20-1f)과 제2 메모리 디바이스(20-1b)에 공통으로 인가된다.
메모리 모듈의 랭크별로 연결되는 신호에는 칩 셀렉트 신호(CS), 클럭 인에이블 신호(CKE) 외에도 ODT(on die terminal) 신호 등이 있고, 메모리 모듈 전체에 연결되는 신호에는 클럭 신호(CK) 및 로우 어드레스 스트로우브 신호(RAS), 컬럼 어드레스 스트로우브 신호(CAS), 라이트 인에이블 신호(WE), 어드레스 신호, 뱅크 어드레스 신호와 같은 커맨드 어드레스 신호(C/A)가 있다.
여기에서, 클럭 신호(CK)는 최근에 메모리 시스템의 고속화 추세에 따라 시스템 클럭에서 분기되어 고주파로 생성되는 복수개의 클록 신호들이 필요하게 되어 메모리 모듈의 랭크별로 연결될 수도 있다.
이는 복수개의 랭크들로 구성된 메모리 모듈 상에서 각 신호선의 로딩 부하 개수는 신호선의 종류에 따라 달라지는데, 기본적으로 로우 및 칼럼 어드레스 신호, 뱅크 어드레스 신호와 같은 어드레스 신호나 로우 어드레스 스트로우브 신호(RAS), 컬럼 어드레스 스트로우브 신호(CAS), 라이트 인에이블 신호(WE)와 같은 명령어 신호는 메모리 모듈 전체의 제어하는 것과는 달리 클럭 신호(CK), 칩 셀렉트 신호(CS), 클럭 인에이블 신호(CKE) 외에도 ODT 신호와 같은 제어 신호는 각 랭크별로 동작을 제어할 필요가 있기 때문이다.
그런데, 도 1과 같은 플라이 바이 구조에서는 부하의 개수 차이에 의해 신호의 도착 시간이 좌우되고 신호의 특성에 따라 부하의 개수가 달라지게 되므로 신호의 종류별로 신호 전달 시간에 차이가 발생한다.
도 4는 도 3에 나타낸 종래의 더블 랭크 메모리 모듈이 부하의 개수에 따라 신호 전달 시간에 차이를 나타내는 그래프로서, 가로축은 부하의 개수를 나타내고 세로축은 신호가 전달되는 시간을 나타내며, (a) 직선은 메모리 컨트롤러로부터 메모리 모듈의 랭크(rank)별로 연결되는 신호를 인가받는 경우이고, (b) 직선은 메모리 컨트롤러로부터 메모리 모듈 전체에 연결되는 신호를 인가받는 경우이다.
도 4에서, 메모리 모듈 내 각 신호가 연결되는 부하의 개수가 증가함에 따라 신호가 전달되는 시간이 비례하여 증가되는데, 이는 최대 동작가능 주파수를 결정하는 유효 데이터 창(Valid data window)을 축소시키고, 데이터 셋 업 시간(Setup time)과 홀드 시간(hold time)을 크게 증가시키는 스큐 현상을 초래할 가능성이 크다.
즉, 메모리 모듈이 메모리 컨트롤러로부터 랭크(rank)별로 연결되는 신호를 인가받는 경우, (a) 직선에서 보는 바와 같이 부하의 개수가 증가할수록 메모리 컨트롤러로부터 각 부하에 신호가 전달되는 시간이 작은 폭으로 증가하는 반면, 메모리 모듈이 메모리 컨트롤러로부터 메모리 모듈 전체에 연결되는 신호를 인가받는 경우, (b) 직선에서 보는 바와 같이 부하의 개수가 증가할수록 메모리 컨트롤러로부터 각 부하에 신호가 전달되는 시간이 큰 폭으로 증가하는 것을 볼 수 있다.
따라서, 메모리 모듈에 장착되는 부하의 개수가 증가하면 할수록 이에 비례하여 메모리 컨트롤러로부터 각 부하에 신호가 전달되는 시간의 증가폭의 차이가 커지므로 데이터 셋 업 시간과 홀드 시간이 누적하여 지연되어 전송되는 데이터의 유효한 구간인 데이터 창이 축소되어 오동작을 유발하는 스큐 현상이 발생할 수가 있다.
이와 같은 문제점을 극복하기 위하여 종래에는 부하의 크기를 유사하게 보상하기 위하여 메모리 모듈 상의 반도체 메모리 장치 각각에 개별적인 커패시터를 연결하여 실장하거나, 메모리 컨트롤러와 가까이 있는 메모리 모듈 상의 반도체 메모리 장치들의 신호선의 길이를 길게 하는 등의 방법을 사용하여 신호 전달 시간의 차이를 보상하여 왔다.
또는, 부하의 개수를 보상하기 위해 메모리 컨트롤러와 가까이 있는 메모리 모듈 상의 반도체 메모리 장치들과 유사한 의사 부하를 입력단에 구비하고, 제어 회로를 통해 메모리 컨트롤러와의 신호 전달 시간을 제어하는 방법이 있었다.
도 5는 도 3에 나타낸 종래의 더블 랭크 메모리 모듈 내 제어 회로를 통해 신호 전달 시간을 제어하는 반도체 메모리 장치(Mf1)의 블록도로서, 입력 버퍼(22), 가변 의사 부하(dummy load)(32), 제어회로(42), 모드 레지스터(52), 및 제1 및 제2 컨트롤 신호 핀들(P1, P2)을 구비한다.
도 5에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
입력 버퍼(22)는 메모리 컨트롤러로부터 제1 컨트롤 신호 핀(P1)을 통해 칩 셀렉트 신호(CS) 또는 클럭 인에이블 신호(CKE)를 인가받고 제2 컨트롤 신호 핀(P2)을 통해 클럭 신호(CK) 또는 커맨드 어드레스 신호(C/A)를 인가받아 반도체 메모리 장치 내부에 전달하여 데이터의 읽기 동작 및 쓰기 동작 등을 수행하게 한다.
제어회로(40)는 메모리가 싱글 랭크 메모리 모듈에 실장되었는지, 더블 랭크 메모리 모듈에 실장되었는지를 판단한 후 제어신호를 가변 의사부하(32)로 출력한다.
가변 의사부하(32)는 입력 버퍼(22)와 병렬로 연결되어 칩 셀렉트 신호(CS) 및 클럭 인에이블 신호(CKE)를 제1 컨트롤 신호 핀(P1)을 통해 인가받아 입력 버퍼(22)의 제1 입력 커패시턴스를 변화시킨다.
모드 레지스터(52)는 어드레스 버스(ADD)를 통해 소정의 설정 코드를 인가받아 캐스 레이턴시, 버스트 형태, 버스트 길이 등의 다양한 옵션과 함께 실장된 메모리 모듈의 더블 랭크 여부를 프로그래밍하여 저장한다.
도 5에 나타낸 종래의 제어 회로를 통해 신호 전달 시간을 제어하는 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
입력 버퍼(22)가 메모리 컨트롤러로부터 제1 컨트롤 신호 핀(P1)을 통해 칩 셀렉트 신호(CS) 또는 클럭 인에이블 신호(CKE)를 인가받고 제2 컨트롤 신호 핀(P2)을 통해 클럭 신호(CK) 또는 커맨드 어드레스 신호(C/A)를 인가받으면, 모드 레지스터(52)의 소정 비트에 할당된 더블 랭크 여부 정보에 따라 제어회로(40)의 제어신호에 의해 가변 의사부하(32)의 커패시턴스를 변화시킨다.
즉, 제어회로(40)는 더블 랭크 여부 정보가 싱글 랭크 메모리 모듈일 때는 제1 컨트롤 신호 핀(P1)을 통해 칩 셀렉트 신호(CS) 또는 클럭 인에이블 신호(CKE)가 인가되는 입력단의 제1 입력 커패시턴스가 제2 컨트롤 신호 핀(P2)을 통해 클럭 신호(CK) 또는 커맨드 어드레스 신호(C/A)가 인가되는 입력단의 제2 입력 커패시턴스와 동일해지도록 가변 의사부하(32)의 입력 커패시턴스를 변화시키고, 더블 랭크 여부 정보가 더블 랭크 메모리 모듈일 때는 상기 제1 입력 커패시턴스가 상기 제2 입력 커패시턴스의 두 배가 되도록 가변 의사부하(32)의 커패시턴스를 변화시키는 제어신호를 출력한다.
따라서, 싱글 랭크 메모리 모듈일 때와 더블 랭크 메모리 모듈일 때 모두 사용할 수 있어, 메모리 모듈의 랭크 형태의 구별 없이 메모리 시스템에서 발생되는 제어신호들의 전송 지연 시간의 차이를 제거한 후에 상기 신호들을 반도체 메모리 장치 내부에 전달하여 데이터의 읽기 동작 및 쓰기 동작 등을 수행하게 한다.
하지만, 도 5에 나타낸 종래의 더블 랭크 메모리 모듈 내 장착된 반도체 메모리 장치는 메모리가 싱글 랭크 메모리 모듈에 실장되었는지 더블 랭크 메모리 모듈에 실장되었는지를 판단한 후 제어신호를 가변 의사부하(32)로 출력하여 가변 의사부하(32)의 입력 커패시턴스를 변화시키는 제어회로(40)가 별도로 필요하고, 실장된 메모리 모듈의 더블 랭크 여부를 설정하는 비트를 모드 레지스터(52)에 의해 별도로 할당해야 하는 번거러움이 있었다.
이는 곧 반도체 메모리 장치의 레이 아웃 면적을 증가시켜 칩 사이즈가 커지고, 반도체 설계를 다소 복잡하게 하여 최근의 반도체 메모리 장치의 고집적화 및 고속화 추세에 역행하는 문제점이 있었다.
또한, 종래에 메모리 시스템이 고속 동작이 가능하도록 하기 위하여 메모리 모듈 간에 포인트-투-포인트(PTP; Point-To-Point) 방식으로 연결하는 경우 필연적으로 메모리 모듈의 핀 수가 증가되어야 했는데, 실제 개인용 컴퓨터를 비롯한 전자 장치의 경박 단소화 및 기계적인 이유로 인해 메모리 모듈의 핀 수를 250개 이상으로 설계하는 것은 불가능하다고 알려져 있다.
이와 같은 메모리 모듈의 핀 수로 인한 설계 제한을 피하기 위하여 메모리 모듈 상의 메모리 수를 줄일 수도 있지만 이는 메모리 모듈의 데이터 처리 용량의 감소를 감수해야 하는 문제점이 있었다.
본 발명의 목적은 반도체 메모리 장치 내에 기존 부하와 동일한 부하를 배치하고, 메모리 모듈 기판 또는 패지지 기판 상의 신호 라인 연결 방법을 통하여 메모리 모듈 내부에 연결되는 부하의 개수 차이를 보상하여 메모리 컨트롤러로부터 신호 전달 시간의 차이를 보상할 수 있는 메모리 모듈을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 메모리 모듈의 일실시예는 메모리 모듈 기판, 메모리 모듈 기판 상에 장착된 복수개의 반도체 메모리 장치들을 구비하 고, 메모리 모듈 기판은 복수개의 반도체 메모리 장치들을 개별적으로 제어하는 제1 신호들을 인가받는 적어도 하나의 제1 입력 단자들 및 복수개의 반도체 메모리 장치들을 공통으로 제어하는 제2 신호들을 인가받는 적어도 하나의 제2 입력 단자들을 구비하며, 복수개의 반도체 메모리 장치들 각각은 제1 신호들을 적어도 하나의 제1 입력 핀들에 입력받는 복수개의 제1 신호 입력부들; 제2 신호들을 적어도 하나의 제2 입력 핀들에 입력받는 복수개의 제2 신호 입력부들; 복수개의 제1 신호 입력부들 각각과 병렬로 연결되어 제1 신호들을 적어도 하나의 제3 입력 핀들에 입력받아 신호 라인 로딩을 보상하는 복수개의 더미 입력부들을 구비하고, 메모리 모듈 기판의 적어도 하나의 제1 입력 단자들은 복수개의 제1 신호 라인들을 통하여 복수개의 반도체 메모리 장치들 각각의 적어도 하나의 제1 및 제2 입력 핀들에 공통으로 연결되고 메모리 모듈 기판의 적어도 하나의 제2 입력 단자들은 복수개의 제2 신호 라인들을 통하여 복수개의 반도체 메모리 장치들 각각의 적어도 하나의 제3 입력 핀들에 연결되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 메모리 모듈의 일실시예의 메모리 모듈 기판은 메모리 컨트롤러로부터 제1 신호들을 인가받는 적어도 하나의 제1 입력 단자들; 메모리 컨트롤러로부터 제2 신호들을 인가받는 적어도 하나의 제2 입력 단자들; 적어도 하나의 제1 입력 단자들을 경유하여 두 가지 경로로 제1 신호들을 복수개의 반도체 메모리 장치들 각각의 적어도 하나의 제1 및 제2 입력 핀들에 전달하는 복수개의 제1 신호 라인들; 적어도 하나의 제2 입력 단자들을 경유하여 한 가지 경로로 제2 신호들을 복수개의 반도체 메모리 장치들 각각의 적어도 하나의 제3 입력 핀들에 전달하는 복수개의 제2 신호 라인들을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 메모리 모듈의 일실시예의 적어도 하나의 제1 및 제3 입력 핀들은 제1 및 제2 컨트롤 신호 핀들이고, 적어도 하나의 제2 입력 핀들은 제1 컨트롤 신호 핀들과 인접하게 위치하면서 연결되지 않는 NC 입출력 신호 핀들을 사용하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 메모리 모듈의 일실시예의 복수개의 제1 신호 라인들은 제1 신호들과 제2 신호들의 신호 전송 시간의 차이를 보상하는 지연 커패시턴스로 작용하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 메모리 모듈의 일실시예의 제1 신호들은 메모리 컨트롤러로부터 메모리 랭크별로 연결되는 신호들이고, 제2 신호들은 메모리 컨트롤러로부터 복수개의 반도체 메모리 장치들 전체에 연결되는 신호들인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 메모리 모듈의 일실시예는 적어도 하나의 제1 입력 단자들 또는 적어도 하나의 제2 입력 단자들에 공통으로 연결되어 각각 복수개의 반도체 메모리 장치들의 동작 주파수가 변화하는 경우에 적어도 하나의 제1 내지 제3 입력 핀들에서의 이득을 일정하게 유지시키는 복수개의 터미네이션 저항들을 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 메모리 모듈의 다른 실시예는 메모리 모듈 기판; 메모리 모듈 기판 상에 장착된 복수개의 반도체 메모리 장치들; 적어도 하나의 제1 및 제2 솔더링 볼들을 구비하면서 복수개의 반도체 메모리 장치들을 내장하는 복수개의 메모리 패키지들을 구비하고, 메모리 모듈 기판은 복수개의 반도체 메모리 장치들을 개별적으로 제어하는 제1 신호들을 인가받는 적어도 하나의 제1 입력 단자들 및 복수개의 반도체 메모리 장치들을 공통으로 제어하는 제2 신호들을 인가받는 적어도 하나의 제2 입력 단자들을 구비하며, 복수개의 반도체 메모리 장치들 각각은 제1 신호들을 적어도 하나의 제1 입력 핀들에 입력받는 복수개의 제1 신호 입력부들; 제2 신호들을 적어도 하나의 제2 입력 핀들에 입력받는 복수개의 제2 신호 입력부들; 복수개의 제1 신호 입력부들 각각과 병렬로 연결되어 제1 신호들을 적어도 하나의 제3 입력 핀들에 입력받아 신호 라인 로딩을 보상하는 복수개의 더미 입력부들을 구비하고, 적어도 하나의 제1 입력 단자들은 복수개의 제1 신호 라인들, 적어도 하나의 제1 솔더링 볼들 및 복수개의 제2 신호 라인들을 통하여 적어도 하나의 제1 및 제2 입력 핀들에 공통으로 연결되고, 적어도 하나의 제2 입력 단자들은 복수개의 제3 신호 라인들, 적어도 하나의 제2 솔더링 볼들 및 복수개의 제4 신호 라인들을 통하여 적어도 하나의 제3 입력 핀들에 연결되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 메모리 모듈의 다른 실시예의 메모리 모듈 기판은 메모리 컨트롤러로부터 제1 신호들을 인가받는 적어도 하나의 제1 입력 단자들; 메모리 컨트롤러로부터 제2 신호들을 인가받는 적어도 하나의 제2 입력 단자들; 적어도 하나의 제1 입력 단자들을 경유하여 제1 신호들을 복수개의 메모리 패키지들의 적어도 하나의 제1 솔더링 볼들에 전달하는 복수개의 제1 신호 라인들; 적어도 하나의 제2 입력 단자들을 경유하여 제2 신호들을 복수개의 메모리 패키지들의 적어도 하나의 제2 솔더링 볼들에 전달하는 복수개의 제3 신호 라인들을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 메모리 모듈의 다른 실시예의 복수개의 메모리 패키지들 각각은 제1 신호들을 전달받는 적어도 하나의 제1 솔더링 볼들; 제2 신호들을 전달받는 적어도 하나의 제2 솔더링 볼들; 적어도 하나의 제1 솔더링 볼들을 경유하여 두 가지 경로로 제1 신호들을 전달하는 복수개의 제2 신호 라인들; 적어도 하나의 제2 솔더링 볼들을 경유하여 한 가지 경로로 제2 신호들을 내부에 장착된 복수개의 반도체 메모리 장치들 각각에 전달하는 복수개의 제4 신호 라인들을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 메모리 모듈의 다른 실시예의 적어도 하나의 제1 및 제3 솔더링 볼들은 제1 및 제2 컨트롤 신호 볼들이고, 적어도 하나의 제2 솔더링 볼들은 제1 컨트롤 신호 볼들과 인접하게 위치하면서 연결되지 않는 NC 입출력 신호 볼들을 사용하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 메모리 모듈의 다른 실시예의 적어도 하나의 제1 및 제3 입력 핀들은 제1 및 제2 컨트롤 신호 핀들이고, 적어도 하나의 제2 입력 핀들은 제1 컨트롤 신호 핀들과 인접하게 위치하고 연결되지 않는 NC 입출력 신호 핀들을 사용하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 메모리 모듈의 다른 실시예의 복수개의 제2 신호 라인들은 제1 신호들과 제2 신호들의 신호 전송 시간의 차이를 보상하 는 지연 커패시턴스로 작용하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 메모리 모듈의 다른 실시예의 복수개의 메모리 패키지들 각각은 볼 그리드 어레이 패키지 형태 외의 다른 형태의 패키지로 구성할 수 있는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 메모리 모듈의 다른 실시예의 제1 신호들은 메모리 컨트롤러로부터 메모리 랭크별로 연결되는 신호들이고, 제2 신호들은 메모리 컨트롤러로부터 복수개의 반도체 메모리 장치들 전체에 연결되는 신호들인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 메모리 모듈의 다른 실시예는 적어도 하나의 제1 입력 단자들 또는 적어도 하나의 제2 입력 단자들에 공통으로 연결되어 각각 복수개의 반도체 메모리 장치들의 동작 주파수가 변화하는 경우에 적어도 하나의 제1 내지 제3 입력 핀들에서의 이득을 일정하게 유지시키는 복수개의 터미네이션 저항들을 더 구비하는 것을 특징으로 한다.
따라서, 본 발명의 메모리 모듈은 별도의 입력 커패시턴스를 변화시키는 제어 수단 없이 더미 입력 버퍼와 기존의 핀들을 이용하여 신호 전달 시간의 차이를 보상할 수 있어 신호들간의 스큐 현상을 방지함으로써 반도체 메모리 장치의 사이즈를 증가시키지 않고 메모리 시스템 동작을 고속화하고 데이터 처리 용량을 증가 시킬 수 있다.
이하, 첨부한 도면을 참고로 하여 본 발명의 메모리 모듈을 설명하면 다음과 같다.
도 6은 도 2에 나타낸 일반적인 더블 랭크 메모리 모듈을 구비하는 메모리 시스템 내 본 발명의 더블 랭크 메모리 모듈(50-1')의 구성도로서, 상부에 배치되는 제1 메모리 디바이스(20-1f), 하부에 배치되는 제2 메모리 디바이스(20-1b), 복수개의 터미네이션 저항들(Rt1 내지 Rt3)을 구비하고, 제1 메모리 디바이스(20-1f)는 복수개의 제1 반도체 메모리 장치들(Mf1 내지 Mfi), 복수개의 제1 및 제2 비아 콘택들(1VCf1 내지 1VCfi, 2VC1 내지 2VCi)을 포함하고, 제2 메모리 디바이스(20-1b)는 복수개의 제2 반도체 메모리 장치들(Mb1 내지 Mbi), 복수개의 제1 및 제2 비아 콘택들(1VCb1 내지 1VCbi, 2VC1 내지 2VCi)을 포함한다.
마찬가지로, 메모리 컨트롤러(미도시)로부터 출력되는 제1 칩 셀렉트 신호(CS1) 및 제1 클럭 인에이블 신호(CKE1)는 제1 메모리 디바이스(20-1f)로, 제2 칩 셀렉트 신호(CS2) 및 제2 클럭 인에이블 신호(CKE2)는 제2 메모리 디바이스(20-1b)로 별도의 신호라인을 통하여 각각 인가되며, 클럭 신호(CK) 및 커맨드 어드레스 신호(C/A)는 하나의 신호라인을 통하여 제1 메모리 디바이스(20-1f)과 제2 메모리 디바이스(20-1b)에 공통으로 인가된다.
도 3에 나타낸 종래의 더블 랭크 메모리 모듈(50-1)과 차이점은 복수개의 제 1 및 제2 반도체 메모리 장치들(Mf1 내지 Mfi, Mb1 내지 Mbi)이 메모리 컨트롤러로부터 랭크별로 연결되는 신호들을 복수개의 제1 비아 콘택들(1VCf1 내지 1VCfi, 1VCb1 내지 1VCbi)을 경유하여 제1 입력 단자들 뿐 아니라 제2 입력 단자들을 통하여 동시에 인가받는다는 점이다.
도 6을 참조하여 본 발명의 일실시예에 따른 메모리 시스템 내 더블 랭크 메모리 모듈 각 블록의 기능을 설명하면 다음과 같다.
복수개의 제1 및 제2 비아 콘택들(1VCf1 내지 1VCfi, 1VCb1 내지 1VCbi, 및 2VC1 내지 2VCi)은 메모리 컨트롤러(미도시)로부터 출력되는 랭크별로 연결되는 신호들(CS1, CKE1 및 CS2, CKE2) 및 메모리 모듈 전체에 연결되는 신호들(CK, C/A)을 인가받아 각각 복수개의 제1 및 제2 반도체 메모리 장치들(Mf1 내지 Mfi, Mb1 내지 Mbi)에 전달한다.
복수개의 제1 및 제2 반도체 메모리 장치들(Mf1 내지 Mfi, Mb1 내지 Mbi)은 제1 및 제2 입력 단자를 통하여 랭크별로 연결되는 신호들(CS1, CKE1 및 CS2, CKE2)을 인가받고 제3 입력 단자를 통하여 메모리 모듈 전체에 연결되는 신호들(CK, C/A)을 인가받아 각 신호들(CS, CKE, CK, C/A)의 제어에 응답하여 데이터의 읽기 동작 및 쓰기 동작 등을 수행한다.
복수개의 터미네이션 저항들(Rt1 내지 Rt3) 각각은 복수개의 제1 또는 제2 비아 콘택들(1VCf1 내지 1VCfi, 1VCb1 내지 1VCbi, 또는 2VC1 내지 2VCi)에 공통으로 연결되어 복수개의 제1 및 제2 반도체 메모리 장치들(Mf1 내지 Mfi, Mb1 내지 Mbi)의 동작 주파수가 변화하는 경우에 입력 단자들에서의 이득을 일정하게 유지시 킨다.
도 6을 참조하여 본 발명의 일실시예에 따른 메모리 시스템 내 더블 랭크 메모리 모듈에서의 동작을 설명하면 다음과 같다.
메모리 모듈 기판의 복수개의 제1 비아 콘택들(1VCf1 내지 1VCfi, 1VCb1 내지 1VCbi)은 제1 PCB 라인 패턴을 통하여 복수개의 제1 및 제2 반도체 메모리 장치들(Mf1 내지 Mfi, Mb1 내지 Mbi)의 제1 및 제2 입력 단자와 각각 연결되어 메모리 컨트롤러(미도시)로부터 출력되는 랭크별로 연결되는 신호들(CS1, CKE1 및 CS2, CKE2)을 인가받고, 복수개의 제2 비아 콘택들(2VC1 내지 2VCi)은 제2 PCB 라인 패턴을 통하여 복수개의 제1 및 제2 반도체 메모리 장치들(Mf1 내지 Mfi, Mb1 내지 Mbi)의 제3 입력 단자와 각각 연결되어 메모리 컨트롤러(미도시)로부터 출력되는 메모리 모듈 전체에 연결되는 신호들(CK, C/A)을 인가받는다.
복수개의 제1 및 제2 반도체 메모리 장치들(Mf1 내지 Mfi, Mb1 내지 Mbi)은 복수개의 제1 비아 콘택들(1VCf1 내지 1VCfi, 1VCb1 내지 1VCbi)을 통하여 제1 및 제2 입력 단자에 랭크별로 연결되는 신호들(CS1, CKE1 및 CS2, CKE2)을 전달받고, 복수개의 제2 비아 콘택들(2VC1 내지 2VCi)을 통하여 제3 입력 단자에 메모리 모듈 전체에 연결되는 신호들(CK, C/A)을 전달받아 각 신호들(CS, CKE, CK, C/A)의 제어에 응답하여 데이터의 읽기 동작 및 쓰기 동작 등을 수행한다.
이때, 복수개의 제1 및 제2 반도체 메모리 장치들(Mf1 내지 Mfi, Mb1 내지 Mbi)의 입력 단자들에 공통으로 연결되어 있는 복수개의 터미네이션 저항들(Rt1 내지 Rt3) 각각은 반도체 메모리 장치들이 동작하는 주파수가 저주파에서 고주파로 상승하더라도 입력 단자들에서의 이득을 일정하게 유지시키는 역할을 수행한다.
도 7은 도 6에 나타낸 더블 랭크 메모리 모듈 내 본 발명의 일실시예에 따른 반도체 메모리 장치가 장착된 모노(mono) 구조 메모리 모듈 중 일부(MMf1)의 구성도로서, 메모리 모듈 기판(100), 메모리 패키지(300), 반도체 메모리 장치(Mf1)를 구비한다. 메모리 모듈 기판(100)은 제1 및 제2 비아 콘택(1VCf1, 2VC1)을 포함하고, 메모리 패키지(300)는 제1 및 제2 컨트롤 신호 솔더링 볼(B1, B2) 및 NC 솔더링 볼(B3)을 포함하며, 반도체 메모리 장치는 제1 및 제2 입력 버퍼(320-1, 320-2), 더미 버퍼(340-1), 제1 및 제2 컨트롤 신호 핀(P1, P2) 및 NC 핀(P3)을 구비한다.
여기에서, 각 구성 요소들은 적어도 하나의 복수개로 구성될 수 있고, 메모리 패키지(300)는 볼 그리드 어레이(Ball Grid Array: BGA) 패키지로 구성되는 것이 바람직하나 다른 형태의 패키지로 구성해도 무방하다.
또한, 메모리 모듈 기판(100)의 제1 비아 콘택(1VCf1)은 각각 메모리 패키지(300)의 제1 컨트롤 신호 솔더링 볼(B1) 및 NC 솔더링 볼(B3)과 제1 PCB 라인 패턴(1ML1-1, 1ML2-1)을 통하여 연결되고, 제2 비아 콘택(2VC1)은 메모리 패키지(300)의 제2 컨트롤 신호 솔더링 볼(B2)과 제2 PCB 라인 패턴(2ML-1)을 통하여 연결된다.
제1 및 제2 컨트롤 신호 솔더링 볼 및 NC 솔더링 볼(B1, B2, B3)은 각각 메모리 패키지(300)의 라인 패턴들(1ML1-1, 1ML2-1, 2ML-1)을 통해 반도체 메모리 장 치(210)의 제1 및 제2 컨트롤 신호 핀 및 NC 핀(P1, P2, P3)과 연결되고, 제1 및 제2 컨트롤 신호 핀(P1, P2)은 각각 반도체 메모리 장치(210) 내 제1 및 제2 입력 버퍼(320-1, 320-2)에 연결되고, NC 핀(P3)은 반도체 메모리 장치(210) 내 더미 버퍼(340-1)에 연결된다.
도 7을 참조하여 본 발명의 일실시예에 따른 반도체 메모리 장치가 장착된 모노(mono) 구조 메모리 모듈 중 일부(MMf1) 각 블록의 기능을 설명하면 다음과 같다.
메모리 모듈 기판(100)은 제1 비아 콘택(1VCf1)을 통하여 메모리 컨트롤러(미도시)로부터 출력되는 랭크별로 연결되는 신호들(CS1 또는 CKE1)을 인가받아 두 가지 경로의 제1 PCB 라인 패턴(1ML1-1, 1ML2-1)을 매개로 하여 동시에 메모리 패키지(300)에 전달하고 제2 비아 콘택(2VC1)을 통하여 메모리 모듈 전체에 연결되는 신호들(CK 또는 C/A)을 인가받아 한 가지 경로의 제2 PCB 라인 패턴(2ML-1)을 매개로 하여 메모리 패키지(300)에 전달하여 신호의 유형과 부하의 개수에 따른 신호 전달 시간을 조절한다.
메모리 패키지(300)는 메모리 모듈 기판(100)로부터 랭크별로 연결되는 신호들(CS1 또는 CKE1)을 제1 컨트롤 신호 솔더링 볼(B1) 및 NC 솔더링 볼(B3)에 동시에 인가받고 메모리 모듈 전체에 연결되는 신호들(CK 또는 C/A)을 제2 컨트롤 신호 솔더링 볼(B2) 에 인가받아 메모리 패키지(300)의 라인 패턴들을 매개로 하여 반도체 메모리 장치에 전달한다.
반도체 메모리 장치(210)는 메모리 패키지(300)로부터 랭크별로 연결되는 신 호들(CS1 또는 CKE1)을 제1 컨트롤 신호 핀(P1) 및 NC 핀(P3)에 동시에 인가받아 각각 제1 입력 버퍼(320-1) 및 더미 버퍼(340-1)에 전달하여 신호 전달 시간을 조절하고, 메모리 모듈 전체에 연결되는 신호들(CK 또는 C/A)을 제2 컨트롤 신호 핀(P2)에 인가받아 제2 입력 버퍼(320-2)에 전달하여 각 신호들(CS, CKE, CK, C/A)의 제어에 응답하여 데이터의 읽기 동작 및 쓰기 동작 등을 수행한다.
도 7을 참조하여 본 발명의 일실시예에 따른 반도체 메모리 장치가 장착된 모노(mono) 구조 메모리 모듈 중 일부(MMf1)의 동작을 설명하면 다음과 같다.
반도체 메모리 장치 내에는 제1 입력 버퍼(320-1)와 동일한 더미 버퍼(340-1)를 근접한 위치에 배치하고, 메모리 모듈 혹은 메모리 시스템 상에서 사용하기 위해 입력의 개수에 맞게 배선하여 물리적으로 연결하는데, 이를 위해 필요한 입력 단자는 스택 구조를 고려하여 기존 입력 단자들을 활용한다.
즉, 반도체 메모리 장치 내 더미 버퍼(340-1)의 입력 단자는 제1 컨트롤 신호 핀(P1) 근처에 랭크 제어 신호를 갖지만 연결되지 않는 NC(No Connect) 단자를 사용하여 연결되고, 이때 메모리 모듈 기판(100)의 제1 비아 콘택(1VCf1)과 메모리 패키지(300)의 제1 컨트롤 신호 솔더링 볼(B1) 및 NC 솔더링 볼(B3)을 전기적으로 연결하는 메모리 모듈 기판(100) 상의 제1 PCB 라인 패턴(1ML1-1, 1ML2-1), 제1 컨트롤 신호 솔더링 볼(B1) 및 NC 솔더링 볼(B3)과 반도체 메모리 장치(210)의 제1 컨트롤 신호 핀(P1) 및 NC 핀(P3)을 전기적으로 연결하는 메모리 패키지(300) 상의 라인 패턴들은 메모리 컨트롤러(미도시)로부터 출력되는 랭크별로 연결되는 신호들(CS1 또는 CKE1)의 신호 전송 시간을 지연시키는 커패시턴스로 작용하게 된다.
따라서, 더블 랭크 메모리 모듈 구조를 가지는 메모리 시스템에서 랭크별로 신호가 인가되어 메모리 컨트롤러와 각 반도체 메모리 장치간에 신호가 전송되는 시간에 차이가 날 수 밖에 없는 클럭 신호(CK)와 커맨드 어드레스 신호(C/A)의 신호라인에 물리적으로 두 개의 커패시터들이 병렬 연결되는 형태가 되어 신호 라인에서 바라본 입력 커패시턴스는 더미 버퍼(340-1) 없이 제1 입력 버퍼(320-1)에만 배선한 경우보다 두 배의 입력 커패시턴스 값을 갖게 된다.
이로써, 본 발명의 일실시예에 따른 메모리 모듈은 도 2에 나타낸 종래의 메모리 모듈에서처럼 반도체 메모리 장치 내에 메모리 컨트롤러와의 신호 전달 시간을 제어하는 별도의 제어 회로를 구비할 필요 없이 메모리 모듈 내부의 연결되는 반도체 메모리 장치의 개수 차이로 인한 신호 전달 시간의 차이를 보상할 수 있다.
또한, 본 발명의 일실시예에 따른 메모리 모듈은 반도체 메모리 장치의 입력 단자로서 컨트롤 신호 핀 근처의 연결되지 않는 기존의 NC 단자를 활용하여 더미 버퍼와 연결함으로써 메모리 모듈의 핀 수로 인한 설계 제한을 극복하면서도 메모리 모듈의 데이터 처리 용량을 증가시키고 메모리 시스템의 고속 동작을 가능하게 할 수 있게 된다.
다음으로, 도 8은 도 6에 나타낸 더블 랭크 메모리 모듈 내 본 발명의 다른 실시예에 따른 반도체 메모리 장치가 장착된 스택(stack) 구조 메모리 모듈 일부(MMf1')의 구성도로서, 메모리 모듈 기판(200), 스택 구조로 된 복수개의 메모리 패키지들(400-1 내지 400-n) 및 복수개의 반도체 메모리 장치들(Mf1-1 내지 Mf1-n) 을 구비한다.
메모리 모듈 기판(200)이 제1 및 제2 비아 콘택(1VCf1, 2VC1)을 포함하고, 복수개의 메모리 패키지들(400-1 내지 400-n) 각각이 제1 및 제2 컨트롤 신호 솔더링 볼(B1, B2)을 포함하며, 반도체 메모리 장치(Mf1-1)가 제1 및 제2 입력 버퍼(420-1, 420-2), 더미 버퍼(440-1), 제1 및 제2 컨트롤 신호 핀(P1, P2) 및 NC 핀(P3)을 구비하는 특징은 도 4에 나타낸 본 발명의 일실시예에 따른 메모리 모듈과 동일하나, 차이점은 복수개의 반도체 메모리 장치들(Mf1-1 내지 Mf1-n)이 스택 구조로 구성된다는 점과 복수개의 메모리 패키지들(400-1 내지 400-n) 각각의 NC 솔더링 볼(B3)을 별도로 사용하지 않는다는 점이다.
스택 구조의 반도체 메모리 장치들은 일반적으로 복수개의 메모리 패키지들이 솔더링 볼을 공유하는 다이 스택형과 복수개의 패키지들이 개별적으로 솔더링 볼을 구비하는 패키지 스택형이 있는데, 여기에서는 패키지 스택형을 기준으로 설명하기로 한다.
본 발명의 일실시예와 마찬가지로, 각 구성 요소들은 적어도 하나의 복수개로 구성될 수 있고, 복수개의 메모리 패키지들(400-1 내지 400-n) 각각은 볼 그리드 어레이(Ball Grid Array: BGA) 패키지로 구성되는 것이 바람직하나 다른 형태의 패키지로 구성해도 무방하다.
도 8 을 참조하여 본 발명의 다른 실시예에 따른 반도체 메모리 장치가 장착된 스택(stack) 구조 메모리 모듈 일부(MMf1') 각 블록의 기능을 설명하면 다음과 같다.
메모리 모듈 기판(200)은 제1 및 제2 비아 콘택(1VCf1, 2VC1)을 통하여 메모리 컨트롤러(미도시)로부터 출력되는 랭크별로 연결되는 신호들(CS1 또는 CKE1) 및 메모리 모듈 전체에 연결되는 신호들(CK 또는 C/A)을 인가받아 각각 한 가지 경로의 제1 및 제2 PCB 라인 패턴(1ML-1, 2ML-1)을 매개로 하여 복수개의 메모리 패키지들(400-1 내지 400-n) 각각에 전달한다.
복수개의 메모리 패키지들(400-1 내지 400-n) 각각은 메모리 모듈 기판(200)로부터 랭크별로 연결되는 신호들(CS1 또는 CKE1)을 제1 컨트롤 신호 솔더링 볼(B1)을 통하여 인가받아 두 가지 경로의 패키지 기판의 제1 라인 패턴들(1PL1-1, 1PL2-1)을 매개로 하여 반도체 메모리 장치(Mf1-1)에 전달하고 제2 비아 콘택(2VC1)을 통하여 메모리 모듈 전체에 연결되는 신호들(CK 또는 C/A)을 인가받아 한 가지 경로의 패키지 기판의 제2 라인 패턴(2PL-1)을 매개로 하여 반도체 메모리 장치(Mf1-1)에 전달하여 신호의 유형과 부하의 개수에 따른 신호 전달 시간을 조절한다.
복수개의 반도체 메모리 장치들(Mf1-1 내지 Mf1-n) 각각은 복수개의 메모리 패키지들(400-1 내지 400-n) 각각으로부터 랭크별로 연결되는 신호들(CS1 또는 CKE1)을 제1 컨트롤 신호 핀(P1) 및 NC 핀(P3)에 동시에 인가받아 각각 제1 입력 버퍼(420-1) 및 더미 버퍼(440-1)에 전달하고, 메모리 모듈 전체에 연결되는 신호들(CK 또는 C/A)을 제2 컨트롤 신호 핀(P2)에 인가받아 제2 입력 버퍼(420-2)에 전달하여 각 신호들(CS, CKE, CK, C/A)의 제어에 응답하여 데이터의 읽기 동작 및 쓰기 동작 등을 수행한다.
도 8을 참조하여 본 발명의 다른 실시예에 따른 반도체 메모리 장치가 장착된 스택(stack) 구조 메모리 모듈 일부(MMf1')의 동작을 설명하면 다음과 같다.
도 8에서 본 발명의 일실시예와 차이점은 복수개의 메모리 패키지들(400-1 내지 400-n) 각각의 NC 솔더링 볼(B3)은 사용하지 않고 제1 컨트롤 신호 솔더링 볼(B1)과 반도체 메모리 장치(Mf1-1)의 제1 컨트롤 신호 핀(P1) 및 NC 핀(P3) 만을 사용하여 한 가지 경로의 PCB 라인 패턴(501a, 502)과 두 가지 경로의 패키지 기판 상의 라인 패턴을 통해 반도체 메모리 장치(Mf1-1) 내 제1 입력 버퍼(420-1)와 더미 버퍼(440-1)를 연결한다는 점이다.
즉, 메모리 모듈 기판(200)의 비아 콘택은 복수개의 메모리 패키지들(400-1 내지 400-n) 각각의 제1 컨트롤 신호 솔더링 볼(B1)과 한 가지 경로의 제1 PCB 라인 패턴(1ML-1)을 통하여 연결되고, 제1 컨트롤 신호 솔더링 볼(B1)은 두 가지 경로의 패키지 기판의 제1 라인 패턴들(1PL1-1, 1PL2-1)을 통해 반도체 메모리 장치(Mf1-1)의 제1 컨트롤 신호 핀(P1) 및 NC 핀(P3)과 연결되며, 제1 컨트롤 신호 핀(P1) 및 NC 핀(P3)은 반도체 메모리 장치(Mf1-1) 내 제1 입력 버퍼(420-1), 더미 버퍼(440-1)에 각각 연결된다.
본 발명의 일실시예와 마찬가지로 반도체 메모리 장치(Mf1-1) 내에는 제1 입력 버퍼(420-1)와 동일한 더미 버퍼(440-1)를 근접한 위치에 배치하지만, 메모리 모듈 혹은 메모리 시스템 상에서 사용하기 위해 입력의 개수에 맞게 배선하여 연결하는데 있어서 필요한 입력 단자는 이미 반도체 메모리 장치(Mf1-1)에서 사용하고 있으므로 기존 입력 단자들을 활용할 수는 없다.
하지만, 본 발명의 다른 실시예에 따른 스택 구조 메모리 모듈은 스택 메모리 장치들 내부에 연결되는 입력 단자가 본 발명의 일실시예에 따른 모노 구조 메모리 모듈과 동일하므로 스택 구조의 반도체 메모리 장치에서의 패키지 기판 상의 연결 방식을 사용하여 모노 구조 메모리 모듈과 동일한 효과를 구현할 수 있게 된다.
즉, 반도체 메모리 장치(Mf1-1) 내 더미 버퍼(440-1)의 입력 단자는 제1 컨트롤 신호 핀(P1) 근처에 NC 핀(P3)을 사용하여 연결되고, 이때 복수개의 메모리 패키지들(400-1 내지 400-n) 각각의 제1 컨트롤 신호 솔더링 볼(B1)과 반도체 메모리 장치(Mf1-1)의 제1 컨트롤 신호 핀(P1) 및 NC 핀(P3)을 전기적으로 연결하는 패키지 기판 상의 두 가지 경로의 라인 패턴들(1PL1-1, 1PL2-1)은 메모리 컨트롤러(미도시)로부터 출력되는 랭크별로 연결되는 신호들(CS1 또는 CKE1)의 신호 전송 시간을 지연시키는 커패시턴스로 작용하게 된다.
따라서, 더블 랭크 메모리 모듈 구조를 가지는 메모리 시스템에서 신호가 전송되는 시간에 차이가 날 수 밖에 없는 클럭 신호(CK)와 커맨드 어드레스 신호(C/A)의 신호라인에 물리적으로 두 개의 커패시터들이 패키지 기판 상에서 병렬 연결되는 형태가 되어 신호 라인에서 바라본 입력 커패시턴스는 더미 버퍼(440-1) 없이 제1 입력 버퍼(420-1)에만 배선한 경우보다 두 배의 입력 커패시턴스 값을 갖게 된다.
이로써, 본 발명의 다른 실시예에 따른 메모리 모듈은 반도체 메모리 장치(Mf1-1) 내에 메모리 컨트롤러와의 신호 전달 시간을 제어하는 별도의 제어 회로 를 구비할 필요 없이 메모리 모듈 내부의 연결되는 반도체 메모리 장치의 신호 전달 시간의 차이를 보상할 수 있게 된다.
또한, 복수개의 메모리 패키지들(400-1 내지 400-n) 각각의 NC 솔더링 볼(B3)은 사용하지 않고 제1 컨트롤 신호 솔더링 볼(B1)만을 사용하여 반도체 메모리 장치(Mf1-1) 내 제1 입력 버퍼(420-1)와 더미 버퍼(440-1)를 연결하므로 NC 솔더링 볼(B3)을 다른 용도로 사용할 수 있어 메모리 모듈의 데이터 처리 용량을 증가시킬 수 있고, 반도체 메모리 장치(Mf1-1)의 제1 컨트롤 신호 핀(P1) 및 기존의 NC 핀(P3)을 활용하여 패키지 기판 상의 라인 패턴(1PL1-1, 1PL2-1)을 통해 반도체 메모리 장치(Mf1-1) 내 제1 입력 버퍼(420-1)와 더미 버퍼(440-1)를 연결함으로써 메모리 모듈의 핀 수로 인한 설계 제한을 극복하면서도 메모리 시스템의 고속 동작을 가능하게 할 수 있게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 싱글 랭크 메모리 모듈로 구성된 일반적인 메모리 시스템의 블록도이다.
도 2는 더블 랭크 메모리 모듈로 구성된 일반적인 메모리 시스템의 블록도이다.
도 3은 도 2에 나타낸 메모리 시스템 내 종래의 더블 랭크 메모리 모듈(50-1)의 구성도이다.
도 4는 도 3에 나타낸 종래의 더블 랭크 메모리 모듈이 부하의 개수에 따라 신호 전달 시간에 차이를 나타내는 그래프이다.
도 5는 도 3에 나타낸 종래의 더블 랭크 메모리 모듈 내 제어 회로를 통해 신호 전달 시간을 제어하는 반도체 메모리 장치(Mf1)의 블록도이다.
도 6은 도 2에 나타낸 일반적인 더블 랭크 메모리 모듈을 구비하는 메모리 시스템 내 본 발명의 더블 랭크 메모리 모듈(50-1')의 구성도이다.
도 7은 도 6에 나타낸 더블 랭크 메모리 모듈 내 본 발명의 일실시예에 따른 반도체 메모리 장치가 장착된 모노(mono) 구조 메모리 모듈 중 일부(MMf1)의 구성도이다.
도 8은 도 6에 나타낸 더블 랭크 메모리 모듈 내 본 발명의 다른 실시예에 따른 반도체 메모리 장치가 장착된 스택(stack) 구조 메모리 모듈 일부(MMf1')의 구성도이다.

Claims (15)

  1. 메모리 모듈 기판;
    상기 메모리 모듈 기판 상에 장착된 복수개의 반도체 메모리 장치들을 구비하고,
    상기 메모리 모듈 기판은 상기 복수개의 반도체 메모리 장치들을 개별적으로 제어하는 제1 신호들을 인가받는 적어도 하나의 제1 입력 단자들 및 상기 복수개의 반도체 메모리 장치들을 공통으로 제어하는 제2 신호들을 인가받는 적어도 하나의 제2 입력 단자들을 구비하며,
    상기 복수개의 반도체 메모리 장치들 각각은
    상기 제1 신호들을 적어도 하나의 제1 입력 핀들에 입력받는 복수개의 제1 신호 입력부들;
    상기 제2 신호들을 적어도 하나의 제2 입력 핀들에 입력받는 복수개의 제2 신호 입력부들;
    상기 복수개의 제1 신호 입력부들 각각과 병렬로 연결되어 상기 제1 신호들을 적어도 하나의 제3 입력 핀들에 입력받아 신호 라인 로딩을 보상하는 복수개의 더미 입력부들을 구비하고,
    상기 메모리 모듈 기판의 상기 적어도 하나의 제1 입력 단자들은 복수개의 제1 신호 라인들을 통하여 상기 복수개의 반도체 메모리 장치들 각각의 상기 적어도 하나의 제1 및 제3 입력 핀들에 공통으로 연결되고 상기 메모리 모듈 기판의 상기 적어도 하나의 제2 입력 단자들은 복수개의 제2 신호 라인들을 통하여 상기 복수개의 반도체 메모리 장치들 각각의 상기 적어도 하나의 제2 입력 핀들에 연결되는 것을 특징으로 하는 메모리 모듈.
  2. 제 1항에 있어서,
    상기 메모리 모듈 기판은
    메모리 컨트롤러로부터 상기 제1 신호들을 인가받는 상기 적어도 하나의 제1 입력 단자들;
    상기 메모리 컨트롤러로부터 상기 제2 신호들을 인가받는 상기 적어도 하나의 제2 입력 단자들;
    상기 적어도 하나의 제1 입력 단자들을 경유하여 두 가지 경로로 상기 제1 신호들을 상기 복수개의 반도체 메모리 장치들 각각의 상기 적어도 하나의 제1 및 제3 입력 핀들에 전달하는 상기 복수개의 제1 신호 라인들;
    상기 적어도 하나의 제2 입력 단자들을 경유하여 한 가지 경로로 상기 제2 신호들을 상기 복수개의 반도체 메모리 장치들 각각의 상기 적어도 하나의 제2 입력 핀들에 전달하는 상기 복수개의 제2 신호 라인들을 구비하는 것을 특징으로 하는 메모리 모듈.
  3. 제 2항에 있어서,
    상기 적어도 하나의 제1 및 제2 입력 핀들은 제1 및 제2 컨트롤 신호 핀들이고,
    상기 적어도 하나의 제3 입력 핀들은 상기 제1 컨트롤 신호 핀들과 인접하게 위치하면서 연결되지 않는 NC 입출력 신호 핀들을 사용하는 것을 특징으로 하는 메모리 모듈.
  4. 제 3항에 있어서,
    상기 복수개의 제1 신호 라인들은
    상기 제1 신호들과 상기 제2 신호들의 신호 전송 시간의 차이를 보상하는 지연 커패시턴스로 작용하는 것을 특징으로 하는 메모리 모듈.
  5. 제 4항에 있어서,
    상기 제1 신호들은
    상기 메모리 컨트롤러로부터 메모리 랭크별로 연결되는 신호들이고,
    상기 제2 신호들은
    상기 메모리 컨트롤러로부터 상기 복수개의 반도체 메모리 장치들 전체에 연결되는 신호들인 것을 특징으로 하는 메모리 모듈.
  6. 제 5항에 있어서,
    상기 메모리 모듈은
    상기 적어도 하나의 제1 입력 단자들 또는 상기 적어도 하나의 제2 입력 단자들에 공통으로 연결되어 각각 상기 복수개의 반도체 메모리 장치들의 동작 주파수가 변화하는 경우에 상기 적어도 하나의 제1 내지 제3 입력 핀들에서의 이득을 일정하게 유지시키는 복수개의 터미네이션 저항들을 더 구비하는 것을 특징으로 하는 메모리 모듈.
  7. 메모리 모듈 기판;
    상기 메모리 모듈 기판 상에 장착된 복수개의 반도체 메모리 장치들;
    적어도 하나의 제1 및 제2 솔더링 볼들을 구비하면서 상기 복수개의 반도체 메모리 장치들을 내장하는 복수개의 메모리 패키지들을 구비하고,
    상기 메모리 모듈 기판은 상기 복수개의 반도체 메모리 장치들을 개별적으로 제어하는 제1 신호들을 인가받는 적어도 하나의 제1 입력 단자들 및 상기 복수개의 반도체 메모리 장치들을 공통으로 제어하는 제2 신호들을 인가받는 적어도 하나의 제2 입력 단자들을 구비하며,
    상기 복수개의 반도체 메모리 장치들 각각은
    상기 제1 신호들을 적어도 하나의 제1 입력 핀들에 입력받는 복수개의 제1 신호 입력부들;
    상기 제2 신호들을 적어도 하나의 제2 입력 핀들에 입력받는 복수개의 제2 신호 입력부들;
    상기 복수개의 제1 신호 입력부들 각각과 병렬로 연결되어 상기 제1 신호들을 적어도 하나의 제3 입력 핀들에 입력받아 신호 라인 로딩을 보상하는 복수개의 더미 입력부들을 구비하고,
    상기 적어도 하나의 제1 입력 단자들은 복수개의 제1 신호 라인들, 상기 적어도 하나의 제1 솔더링 볼들 및 복수개의 제2 신호 라인들을 통하여 상기 적어도 하나의 제1 및 제3 입력 핀들에 공통으로 연결되고, 상기 적어도 하나의 제2 입력 단자들은 복수개의 제3 신호 라인들, 상기 적어도 하나의 제2 솔더링 볼들 및 복수개의 제4 신호 라인들을 통하여 상기 적어도 하나의 제2 입력 핀들에 연결되는 것을 특징으로 하는 메모리 모듈.
  8. 제 7항에 있어서,
    상기 메모리 모듈 기판은
    상기 메모리 컨트롤러로부터 제1 신호들을 인가받는 적어도 하나의 제1 입력 단자들;
    상기 메모리 컨트롤러로부터 제2 신호들을 인가받는 적어도 하나의 제2 입력 단자들;
    상기 적어도 하나의 제1 입력 단자들을 경유하여 상기 제1 신호들을 상기 복 수개의 메모리 패키지들의 상기 적어도 하나의 제1 솔더링 볼들에 전달하는 상기 복수개의 제1 신호 라인들;
    상기 적어도 하나의 제2 입력 단자들을 경유하여 상기 제2 신호들을 상기 복수개의 메모리 패키지들의 상기 적어도 하나의 제2 솔더링 볼들에 전달하는 상기 복수개의 제3 신호 라인들을 구비하는 것을 특징으로 하는 메모리 모듈.
  9. 제 8항에 있어서,
    상기 복수개의 메모리 패키지들 각각은
    상기 제1 신호들을 전달받는 상기 적어도 하나의 제1 솔더링 볼들;
    상기 제2 신호들을 전달받는 상기 적어도 하나의 제2 솔더링 볼들;
    상기 적어도 하나의 제1 솔더링 볼들을 경유하여 두 가지 경로로 상기 제1 신호들을 전달하는 복수개의 상기 제2 신호 라인들;
    상기 적어도 하나의 제2 솔더링 볼들을 경유하여 한 가지 경로로 상기 제2 신호들을 내부에 장착된 복수개의 반도체 메모리 장치들 각각에 전달하는 상기 복수개의 제4 신호 라인들을 구비하는 것을 특징으로 하는 메모리 모듈.
  10. 제 9항에 있어서,
    상기 적어도 하나의 제1 및 제2 솔더링 볼들은 제1 및 제2 컨트롤 신호 볼들이고,
    상기 적어도 하나의 제3 솔더링 볼들은 상기 제1 컨트롤 신호 볼들과 인접하게 위치하면서 연결되지 않는 NC 입출력 신호 볼들을 사용하는 것을 특징으로 하는 메모리 모듈.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 10항에 있어서,
    상기 적어도 하나의 제1 및 제2 입력 핀들은 제1 및 제2 컨트롤 신호 핀들이고,
    상기 적어도 하나의 제3 입력 핀들은 상기 제1 컨트롤 신호 핀들과 인접하게 위치하고 연결되지 않는 NC 입출력 신호 핀들을 사용하는 것을 특징으로 하는 메모리 모듈.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 11항에 있어서,
    상기 복수개의 제2 신호 라인들은
    상기 제1 신호들과 상기 제2 신호들의 신호 전송 시간의 차이를 보상하는 지연 커패시턴스로 작용하는 것을 특징으로 하는 메모리 모듈.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 12항에 있어서,
    상기 복수개의 메모리 패키지들 각각은
    볼 그리드 어레이 패키지 형태 외의 다른 형태의 패키지로 구성할 수 있는 것을 특징으로 하는 메모리 모듈.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    상기 제1 신호들은
    상기 메모리 컨트롤러로부터 메모리 랭크별로 연결되는 신호들이고,
    상기 제2 신호들은
    상기 메모리 컨트롤러로부터 상기 복수개의 반도체 메모리 장치들 전체에 연결되는 신호들인 것을 특징으로 하는 메모리 모듈.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 14항에 있어서,
    상기 메모리 모듈은
    상기 적어도 하나의 제1 입력 단자들 또는 상기 적어도 하나의 제2 입력 단자들에 공통으로 연결되어 각각 상기 복수개의 반도체 메모리 장치들의 동작 주파수가 변화하는 경우에 상기 적어도 하나의 제1 내지 제3 입력 핀들에서의 이득을 일정하게 유지시키는 복수개의 터미네이션 저항들을 더 구비하는 것을 특징으로 하는 메모리 모듈.
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