JPS63211053A - 接続回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ディジーチェイン方式を用いた複数個の基板の接続にお
いて、各基板とコネクタに接続回路を設け、いずれかの
基板が除去されても後段の基板を順送りすることなく接
続可能としたものである。

〔産業上の利用分野〕

本発明は複数個の基板、例えば入出力インターフェイス
回路を相互に接続する接続回路に関し、特に入出力イン
ターフェイス回路を構成する基板とそのコネクタを介し
て、信号線を直列接続するディジーチェイン方式におけ
る接続回路に関する。

〔従来の技術及び発明が解決しようとする問題点〕第３
図（ａ）、（ｂ）は直列接続方式（ディジーチェイン方
式）における接続方式を説明する図である。第３図にお
いて、３１　、３２　、３３は例えば入出力インターフ
ェイス回路が構成されている基板である。この場合、各
基板は種々の機能を有する任意の回路で構成されている
。［Ｉち、これらは通常フリップフロップ回路や記憶回
路であり、通常、その出力段には出力制御回路３Ｌａ　
、３ｚａ　、３３ａが設けられている。　３１ｂ　、３
２ｂ　、３３ｂは各基板用のコネクタである。これらの
基板はコネクタを介して信号線ｌによって直列に接続さ
れている。

このようにハードウェア（この場合、基板）を信号線に
より直列に接続する方式をディジーチェイン方式と称し
ている。この方式は計算機システムにおいて、単一レベ
ルの割り込みを行なうときに多く用いる方式であり、各
ハードウェアは、割り込みを要求したいときはＣＰＵか
ら割り込み信号を取り込み、要求しないときは隣にこの
信号を伝達する機能を有している。

従って、信号線ｌには常に上述のような信号が最上位側
（ＣＰ　Ｕ）から下位側へ送られ、ＣＰＵに戻るように
なっており、前段の回路からの信号を入力した基板が、
その入力信号と基板自体の内部出力ＩＮＴと比較し、次
段回路へ出力する場合に、出力制御回路によって信号を
制御できるようにしている。

このようなディジーチェイン方式において、何らかの機
能の変更によりいずれかの基板が不要となることがある
。即ち、第３図（ｂ）に示すように、例えば、基板３２
が不要なため除去するとする。この場合、この位置にお
いて信号線がカットされるので当然信号は後段に送られ
なくなる。このようなときに、従来は下位側の基板を順
送りで上位側に差し換える作業が行われていた。

しかしながらこのような作業は非常に面倒であり、接触
不良等の要因ともなるため改善が要望されていた。

〔問題点を解決するための手段及び作用〕本発明は上述
の問題点を解消したディジーチェイン方式における接続
回路を提供することにあり、いずれかの基板の除去があ
ってもその個所における接続を可能とするものであり、
従来のような後段の基板の順送りをなくしたものである
。第１図（ａ）、（ｂ）は本発明の基本構成図である。

（ａ）は基板が除去されていない場合、（ｂ）は基板が
除去されている場合である。第１図において、１１゜１
２　、１３は基板、ｌｌａ　、　１２ａ　、　１３ａは
出力制御回路、１１ｂ　、１２ｂ　、１３ｂは内部接続
回路、ｌｌｃ　、　１２ｃ　。

１３ｃはコネクタ、ｌｉｄ　、１２ｄ　、１３ｄは外部
接続回路である。

本発明に係る接続回路は各々の基板に設けられた内部接
続回路と各々のコネクタに外付けされた外部接続回路に
より構成される。（ａ）に示すように、基板が除去され
ていない場合は信号線は各々の内部接続回路および外部
接続回路により直列に接続され、（ｂ）に示すように基
板が除去されたときは外部接続回路により前段と次段と
を直列に接続する。

〔実施例〕

第２図（ａ）、（ｂ）は本発明に係る接続回路の一実施
例回路図である。第２図（ａ）において、２１は基板、
２１ａは出力ＩＪｉ回路、２１ｂは内部接続回路、２１
ｃはコネクタ、２１ｄは外部接続回路である。第２図（
ａ）、（ｂ）は説明を簡単にするために基板が１つの場
合について示しである。内部接続回路２１ｂは図示の如
く排他的論理和回路１１！Ｘ０Ｒ１により構成され、そ
の一方の入力はコネクタ２１Ｃを介して信号線ｌに接続
され、他方の入力は出力ｗｉ御回路２１ａに接続され、
その出力は外部接続回路２１ｄに接続される。

外部接続回路２１ｄは排他的論理和回路１！ＸＯＲ２と
プルダウン手段としての抵抗Ｒにより構成される。

ＥＸＯＲ２の一方の入力はコネクタ２１ｃを介してＨＸ
ＯＲｌの出力に信号線！、により接続され、他方の入力
はバイパス信号線ｌ、により入力信号線ｌに接続されて
いる。また、プルダウン抵抗Ｒは一方が信号線！、に接
続され、他方は接地されている。

次に、（ａ）に示す如く、基板２１が除去されていない
場合について第２図（ｃ）を参照しつつ説明する。（Ｃ
）においてＩＮは信号線ｌに入力される信号、０ＵＴＩ
は出力制御回路２１ａの出力信号、０ＵＴ２はＨＸＯＲ
１（７）出力信号、そしテ０ＵＴ３はＥＸＯＲ２の出力
信号である。基板が除去されてない場合は０ＵＴＩと０
ＵＴ３は同じ出力信号でなければならない、また０ＵＴ
Ｉはその基板の機能に応じて出力される信号である。既
に知られるように、排他的論理和回路の出力は同じ入力
が来たときには“０”レベルを出力し、異なる入力が来
たときには“１”を出力するような動作をする。

このような前提において、（ｃ）に示す如くＥＸＯＲ１
の入力にはＩＮ″と０ＵＴ１″の如き信号が入力される
とする。このような信号が入力されるとｆ！ＸＯＲ１の
出力は、排他的論理和であるから０ＵＴ２の如き信号が
得られる０次に、ＥＸＯＲ２にはバイパス信号ｗＡＩｌ
ｔを介して入力される“ＩＮ”と、信号線ｌ、を介して
入力される“０ＵＴ２”とが入力される。同様に排他的
論理和をとると０ＵＴ３の如き出力が得られる。前述の
如（”０ＵＴ１″と“０ＵＴ３”は同じ信号態様となっ
ており、変化することなく次段に送られる。

次に、（ｂ）に示すように基板２１が除去された場合に
ついて説明する。この場合にはｔ！ＸＯＲ２の一方の入
力はプルダウン抵抗によって常に０”レベルになる。そ
して他方の入力のバイパス信号線１８側は入力信号“Ｉ
Ｎ”がそのまま入力される。従って、第２図（ｄ）に示
すように排他的論理和をとると、０ＵＴ３には入力信号
″ＩＮ”が変化することなく得られる。

〔発明の効果〕

以上説明したように、例えば入出力インターフェイス回
路をディジーチェイン方式により接続した場合において
、本発明の如き接続回路を各々の回路に備えることによ
って基板を除去した場合にも順送りの差し換え作業は不
要となるので作業能率は大幅に改善されかつ接触不良等
の事故も未然に防止できる効果がある。

【図面の簡単な説明】

第１図（ａ）、（ｂ）は本発明の基本構成図、第２図（
ａ）、（ｂ）は本発明の一実施例回路図、（Ｃ）、（ｄ
）は入出力信号の状態を説明する図、および 第３図（ａ）、（ｂ）は従来方式によるブロック図であ
る。 （符号の説明） １１〜１３　、２１　、３１〜３３・・・基板、１１ａ
　〜１３ａ　、　２１ａ　、　３１ａ　〜３３ａ　”−
出力制御回路、１１ｂ〜１３ｂ、２１ｂ・・・内部接続
回路、１１ｃ　〜１３ｃ　、２１ｃ　、３１ｂ〜３３ｂ
・＋ネクタ、１１ｄ−１３ｄ　、２１ｄ・・・外部接続
回路、ＥＸＯＲ１、ＥＸＯＲ２−・・排他的論理和回路
、Ｒ・・・プルダウン抵抗、 １、ｌ、、ｌｌ、・・・信号線。

Claims (1)

【特許請求の範囲】
1. １、複数個の基板をコネクタを介して直列に接続し信号
   を送る直列接続方式に用いる接続回路であって、該基板
   の出力段に設けられ第１の排他的論理和回路からなる内
   部接続回路と、該コネクタに外付けされ一方の入力を該
   第１の排他的論理和回路の出力に接続し他方の入力を該
   基板への入力信号線に接続した第２の排他的論理和回路
   および該一方の入力と接地間に接続されたプルダウン抵
   抗とからなる外部接続回路とを備え、該基板が除去され
   たときには該第２の排他的論理和回路を介して次段に信
   号を送るようにした接続回路。