JPS6126159A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS6126159A JPS6126159A JP14740184A JP14740184A JPS6126159A JP S6126159 A JPS6126159 A JP S6126159A JP 14740184 A JP14740184 A JP 14740184A JP 14740184 A JP14740184 A JP 14740184A JP S6126159 A JPS6126159 A JP S6126159A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- constitution
- selection
- address
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、情報処理装置に関し、特にCPUが自から制
御出来る周辺機器、およびメモリを自動的に知り、それ
に基づいて最適な制御をプログラムにより実行する情報
処理装置に関する′ものである。
御出来る周辺機器、およびメモリを自動的に知り、それ
に基づいて最適な制御をプログラムにより実行する情報
処理装置に関する′ものである。
従来技術
従来、中央処理装置(CPtJ)を含む情報処理装置の
システム全体の構成は、固定したものが前提であり、シ
ステムが変わる毎に、異なった制御を行なうプログラム
を実行させるが、あるいは、ディップ・スイッチ、PR
OM等でシステム構成を表し、CPUがそれを読んで適
切なプログラムを選択する方法を用いている。一方、プ
リント回路基板(Printed C1rcuit B
oards、以下、PCBという)が実装されている時
に、実装済みの信号をPCB毎に出力してシステム構成
をCPUに知らせる方法もある。
システム全体の構成は、固定したものが前提であり、シ
ステムが変わる毎に、異なった制御を行なうプログラム
を実行させるが、あるいは、ディップ・スイッチ、PR
OM等でシステム構成を表し、CPUがそれを読んで適
切なプログラムを選択する方法を用いている。一方、プ
リント回路基板(Printed C1rcuit B
oards、以下、PCBという)が実装されている時
に、実装済みの信号をPCB毎に出力してシステム構成
をCPUに知らせる方法もある。
しかし、従来のディップ・スイッチ、FROM等を用い
る方法では、システム構成が変る毎に、ディップ・スイ
ッチの設定の変更、あるいは、PROM等の交換が必要
であり、これらを手動で選択していたので、設定の間違
い、あるいは、回路が変更された場合、設定のやり直し
等が必要であるという欠点があった。一方、従来のPC
B実装信号を用いる方法では、自動的にシステム構成を
知ることができるが、PCB単位でのシステム構成しか
わからず、それに要する信号もPCB1枚毎に1本必要
であり、PCBが多くなると信号線も多くなり、PCB
外のバス信号を圧迫するという欠点があった。
る方法では、システム構成が変る毎に、ディップ・スイ
ッチの設定の変更、あるいは、PROM等の交換が必要
であり、これらを手動で選択していたので、設定の間違
い、あるいは、回路が変更された場合、設定のやり直し
等が必要であるという欠点があった。一方、従来のPC
B実装信号を用いる方法では、自動的にシステム構成を
知ることができるが、PCB単位でのシステム構成しか
わからず、それに要する信号もPCB1枚毎に1本必要
であり、PCBが多くなると信号線も多くなり、PCB
外のバス信号を圧迫するという欠点があった。
目 的
本発明の目的は、このような従来の欠点を解消し、シス
テムの構成を簡単な回路構成で正確に認識することによ
り、最適なプログラムが実行可能な情報処理装置を提供
することにある。
テムの構成を簡単な回路構成で正確に認識することによ
り、最適なプログラムが実行可能な情報処理装置を提供
することにある。
構成
上記目的を達成するために、本発明では、CPU。
複数の周辺機器、複数のメモリ等を有する情報処理装置
において、各周辺機器、あるいは、各メモリ等を選択す
るためのCPUからの選択信号を受け、前記周辺機器あ
るいは、メモリ等が実装されているときのみ、前記選択
信号を送り返す手段と、送り返された前記選択信号を取
り込む手段を設けたことに特徴がある。
において、各周辺機器、あるいは、各メモリ等を選択す
るためのCPUからの選択信号を受け、前記周辺機器あ
るいは、メモリ等が実装されているときのみ、前記選択
信号を送り返す手段と、送り返された前記選択信号を取
り込む手段を設けたことに特徴がある。
以下、本発明の構成を実施例により説明する。
第1図は、本発明の一実施例を示す情報処理装置の構成
ブロック図である。
ブロック図である。
第1図において、1はCPU、2はラッチ回路、3はO
R,回路、4はIO/M群(I 07M (1) 、
I 07M(2) 、 I 07M (3) 、 −、
■0/M (i) −IO/M(n) )、 S s
。
R,回路、4はIO/M群(I 07M (1) 、
I 07M(2) 、 I 07M (3) 、 −、
■0/M (i) −IO/M(n) )、 S s
。
S2.S3.・・・、Sl、・・・SnおよびSは選択
確認信号、Tはトリガー信号である。
確認信号、Tはトリガー信号である。
cpulは、周辺回路としてI O/M群牛、すなわち
、IO/M (1) 、 IO/M (2) 、 10
/M (3) 、・・・、IO/M (i) 、 −、
IO/M (n)を持つ。I 07M(i )は、■0
用周辺回路、あるいは、メモリーのブロックである。
、IO/M (1) 、 IO/M (2) 、 10
/M (3) 、・・・、IO/M (i) 、 −、
IO/M (n)を持つ。I 07M(i )は、■0
用周辺回路、あるいは、メモリーのブロックである。
まず、CPIJlはアドレスバス5によりI 07M(
1) 、 I O/ivl (2) 、 I 07M
(3) 、・・・、IO/M (i) 、・・・、IO
/M (n)のどれかを選択し、選択されたI 07M
が実装されていれば、選択確認信号S4.S2.S3゜
”・+ s、 l 、、−s、を返す。SI + S2
t S3 r ”’ + Si+・・・、Snは、同
時に二つ以上選択されることはないので、その信号をO
R回路3で選択確認信号SとしてCPU1に返す。CP
U1は、トリガー信号Tにより選択確認信号Sをラッチ
し、次のサイクルでデータとして取り込む。トリガー信
号Tとしては、選択されたアドレス信号に続いて出るC
PLllからのREAD信号を用いればよい。CPU1
ば、どの周辺回路が選択されているかわかっているので
、選択確認信号Sにより、周辺回路の有無がわかる。
1) 、 I O/ivl (2) 、 I 07M
(3) 、・・・、IO/M (i) 、・・・、IO
/M (n)のどれかを選択し、選択されたI 07M
が実装されていれば、選択確認信号S4.S2.S3゜
”・+ s、 l 、、−s、を返す。SI + S2
t S3 r ”’ + Si+・・・、Snは、同
時に二つ以上選択されることはないので、その信号をO
R回路3で選択確認信号SとしてCPU1に返す。CP
U1は、トリガー信号Tにより選択確認信号Sをラッチ
し、次のサイクルでデータとして取り込む。トリガー信
号Tとしては、選択されたアドレス信号に続いて出るC
PLllからのREAD信号を用いればよい。CPU1
ば、どの周辺回路が選択されているかわかっているので
、選択確認信号Sにより、周辺回路の有無がわかる。
以上の動作を順次行なえば、すべての周辺回路の有無が
わかり、最適なシステムのプログラムを実行することが
できる。また、選択確認信号Sをバス上に出せばバス上
の信号は一本で済む。この場合、OR回路3はトライス
テート出力をすべて結ぶか、あるいはワイアードOR回
路を用いればよく、I 07M (1) 、 I 07
M (2) 、I 07M (3) 、・・・、IO/
M (i) 、 −・・、 I O/:J(n)がどの
PCB上にあってもよ(\。
わかり、最適なシステムのプログラムを実行することが
できる。また、選択確認信号Sをバス上に出せばバス上
の信号は一本で済む。この場合、OR回路3はトライス
テート出力をすべて結ぶか、あるいはワイアードOR回
路を用いればよく、I 07M (1) 、 I 07
M (2) 、I 07M (3) 、・・・、IO/
M (i) 、 −・・、 I O/:J(n)がどの
PCB上にあってもよ(\。
第2図は、第1図のIO/M群生の任意のIO/M(1
)の構成図である。
)の構成図である。
IO/M(i)は、アドレスセレクタ7、IO/MLS
i8、ゲート回路9より構成され、CPtJlからのア
ドレス信号をアドレスセレクタ7で受けて、■07ML
S1δに入力するチップセレクト信号S。
i8、ゲート回路9より構成され、CPtJlからのア
ドレス信号をアドレスセレクタ7で受けて、■07ML
S1δに入力するチップセレクト信号S。
を出す。また、I 07M L S i上のいくつかの
メモリセルまたは、IOレジスタを選択するために、下
位bitのアドレスバスがそのまま入力されている。
メモリセルまたは、IOレジスタを選択するために、下
位bitのアドレスバスがそのまま入力されている。
−力、チップセレクト信号Scは、このI 07M (
i)が選択されると常に出力される信号であるため、こ
のボード上に常に一定レベルに保持されている信号(G
NDと同じレベル)とゲートを取ることにより選択され
、がっ、ボードが実装されている状態の場合のみ、ゲー
ト回路9より選択確認信号Siが発生する。
i)が選択されると常に出力される信号であるため、こ
のボード上に常に一定レベルに保持されている信号(G
NDと同じレベル)とゲートを取ることにより選択され
、がっ、ボードが実装されている状態の場合のみ、ゲー
ト回路9より選択確認信号Siが発生する。
第3図は、第1図におけるOR回路3の詳細説明図であ
る。第1図に示すOR回路3は、ワイヤードOR回路構
成となっている。
る。第1図に示すOR回路3は、ワイヤードOR回路構
成となっている。
第3図において、1oはIO/Mのゲート回路(排他的
論理和)、Rは抵抗、S、〜Snは選択確認信号、Sは
選択確認信号である。
論理和)、Rは抵抗、S、〜Snは選択確認信号、Sは
選択確認信号である。
チップセレクト1.〜.nは排他的に選択されるので、
選択確認信号S8.〜.Snが二つ選択されるというこ
とはない。オンボード信号は、ボード上に回路がある場
合にのみアクティブとなる信号である。
選択確認信号S8.〜.Snが二つ選択されるというこ
とはない。オンボード信号は、ボード上に回路がある場
合にのみアクティブとなる信号である。
このようにして、CPU1がアクセスできる110イン
ターフエイス、メモリ容量を正確に知ることができる。
ターフエイス、メモリ容量を正確に知ることができる。
効果
以上説明したように、本発明によれば、システムの構成
を簡単な回路構成で正確に認識することにより、最適な
プログラムを実行することができる。
を簡単な回路構成で正確に認識することにより、最適な
プログラムを実行することができる。
第1図は本発明の一実施例を示す情報処理装置の構成ブ
ロック図、第2図はI O/M (i)の構成図、第3
図は第1図のOR回路の詳細説明図である。 1:cP[J、2:ラッチ回路、3:OR回路、4 :
10/M群、5ニアドレスバス、6:データバス、7
:アドレスセレクタ、lO:排他的論理和、SI +
82 + 83 + ”・+ Sl+ 、、、sn:選
択確認信号、R:抵抗、S:選択確認信号、T : )
IJガー信号。 第 1 図
ロック図、第2図はI O/M (i)の構成図、第3
図は第1図のOR回路の詳細説明図である。 1:cP[J、2:ラッチ回路、3:OR回路、4 :
10/M群、5ニアドレスバス、6:データバス、7
:アドレスセレクタ、lO:排他的論理和、SI +
82 + 83 + ”・+ Sl+ 、、、sn:選
択確認信号、R:抵抗、S:選択確認信号、T : )
IJガー信号。 第 1 図
Claims (1)
- CPU、複数の周辺機器、複数のメモリ等を有する情報
処理装置において、各周辺機器、あるいは各メモリ等を
選択するためのCPUからの選択信号を受け、前記周辺
機器、あるいはメモリ等が実装されているときのみ、前
記選択信号を送り返す手段と、送り返された前記選択信
号を取り込む手段を設けたことを特徴とする情報処理装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14740184A JPS6126159A (ja) | 1984-07-16 | 1984-07-16 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14740184A JPS6126159A (ja) | 1984-07-16 | 1984-07-16 | 情報処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6126159A true JPS6126159A (ja) | 1986-02-05 |
Family
ID=15429451
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14740184A Pending JPS6126159A (ja) | 1984-07-16 | 1984-07-16 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6126159A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62249259A (ja) * | 1986-04-23 | 1987-10-30 | Mitsubishi Electric Corp | コンピユ−タシステム |
-
1984
- 1984-07-16 JP JP14740184A patent/JPS6126159A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62249259A (ja) * | 1986-04-23 | 1987-10-30 | Mitsubishi Electric Corp | コンピユ−タシステム |
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