JPS63263949A - 同期端局試験器 - Google Patents
同期端局試験器Info
- Publication number
- JPS63263949A JPS63263949A JP62097477A JP9747787A JPS63263949A JP S63263949 A JPS63263949 A JP S63263949A JP 62097477 A JP62097477 A JP 62097477A JP 9747787 A JP9747787 A JP 9747787A JP S63263949 A JPS63263949 A JP S63263949A
- Authority
- JP
- Japan
- Prior art keywords
- data
- control
- serial
- synchronous terminal
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 title claims abstract description 36
- 230000010365 information processing Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Maintenance And Management Of Digital Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は通信装置に関し、特に同期端局を模擬する同期
端局試験器に関するものである。
端局試験器に関するものである。
第２図に従来の同期端局試験器のブロック図を示す。同
期端局試験器３は同期端局の模擬装置である。試験を行
うときは図のように同期端局の代わりに同期端局制御装
置２に接続する。この装置は、スイッチ３１、制御回路
３２、直列／並列変換器３３、ならびに並列／直列変換
器３４によって構成されている。スイッチ３１は装置の
前面に設けられており、その設定状態によって後述する
制御結果データが決まる。操作者はこのスイッチを操作
して制御結果データを組み立てる。
期端局試験器３は同期端局の模擬装置である。試験を行
うときは図のように同期端局の代わりに同期端局制御装
置２に接続する。この装置は、スイッチ３１、制御回路
３２、直列／並列変換器３３、ならびに並列／直列変換
器３４によって構成されている。スイッチ３１は装置の
前面に設けられており、その設定状態によって後述する
制御結果データが決まる。操作者はこのスイッチを操作
して制御結果データを組み立てる。
同期端局制御装置２が６４ビツトの直列データである制
御データを出力すると、直列／並列変換器３３はこれを
受け取り、並列データに変換し、制御回路３２に出力す
る。制御回路３２はこの制御データのパリティビットと
ストローブビットとをチェックし、正常である場合には
スイッチ３１を読み、その設定状態によって決まる制御
結果データを、パリティビットを付加して６４ビツトの
制御結果デ−夕として出力する。並列／直列変換器３４
はこの制御結果データを直列データに変換し、同期端局
制御装置２に出力する。これにより、同期端局制御装置
２は、同期端局試験器３に送った制御データに対する制
御結果データを得る。
御データを出力すると、直列／並列変換器３３はこれを
受け取り、並列データに変換し、制御回路３２に出力す
る。制御回路３２はこの制御データのパリティビットと
ストローブビットとをチェックし、正常である場合には
スイッチ３１を読み、その設定状態によって決まる制御
結果データを、パリティビットを付加して６４ビツトの
制御結果デ−夕として出力する。並列／直列変換器３４
はこの制御結果データを直列データに変換し、同期端局
制御装置２に出力する。これにより、同期端局制御装置
２は、同期端局試験器３に送った制御データに対する制
御結果データを得る。
上述した従来の同期端局試験器では、操作者は同期端局
制御装置が制御データを送出するごとに装置前面に設け
られたスイッチを設定し、制御結果データを組み立てる
必要があり、非常に手間がかかる。
制御装置が制御データを送出するごとに装置前面に設け
られたスイッチを設定し、制御結果データを組み立てる
必要があり、非常に手間がかかる。
また、制御データごとにスイッチを設定するので、リア
ルタイムで制御結果データを出力することができず、従
って連続的に制御データを入力することができない。
ルタイムで制御結果データを出力することができず、従
って連続的に制御データを入力することができない。
本発明の目的は、このような欠点を除去し、スイッチの
操作を不要とし、しかもリアルタイムで制御結果データ
を送り返すことができる同期端局試験器を提供すること
にある。
操作を不要とし、しかもリアルタイムで制御結果データ
を送り返すことができる同期端局試験器を提供すること
にある。
本発明は、同期端局制御装置からの制御データを並列デ
ータに変換する直列／並列変換器と、この直列／並列変
換器からの制御データの正否をチェックして出力する第
１の制御回路と、入力されたデータにパリティビットを
付加して出力する第２の制御回路と、この第２の制御回
路からのデータを直列データに変換して前記同期端局制
御装置に出力する並列／直列変換器とを備えた同期端局
試験器において、 前記第１の制御回路から前記制御データを受け取ったと
き、記憶している制御結果データを前記第２の制御回路
に出力する情報処理装置を備えたことを特徴とする。
ータに変換する直列／並列変換器と、この直列／並列変
換器からの制御データの正否をチェックして出力する第
１の制御回路と、入力されたデータにパリティビットを
付加して出力する第２の制御回路と、この第２の制御回
路からのデータを直列データに変換して前記同期端局制
御装置に出力する並列／直列変換器とを備えた同期端局
試験器において、 前記第１の制御回路から前記制御データを受け取ったと
き、記憶している制御結果データを前記第２の制御回路
に出力する情報処理装置を備えたことを特徴とする。
次に本発明の一実施例について説明する。
第１図に本実施例のブロック図を示す。同期端局試験器
１は、情報処理装置１１、第１および第２の制御回路と
しての制御回路１２、直列／並列変換器１３、ならびに
並列／直列変換器１４により構成し、情報処理装置１１
は、ＣＰＵＩＩＩ、メモリ１１２、ならびにＩ１０ポー
ト１１３により構成する。
１は、情報処理装置１１、第１および第２の制御回路と
しての制御回路１２、直列／並列変換器１３、ならびに
並列／直列変換器１４により構成し、情報処理装置１１
は、ＣＰＵＩＩＩ、メモリ１１２、ならびにＩ１０ポー
ト１１３により構成する。
直列／並列変換器１３は、同期端局制御装置２から６４
ビツトの直列データである制御データを受け取り、並列
データに変換して制御回路１２に出力する。
ビツトの直列データである制御データを受け取り、並列
データに変換して制御回路１２に出力する。
制御回路１２はこの制御データのパリティビットとスト
ローブビットとをチェックし、正常である場合にはこれ
をＩ１０ポー目１３に入力する。制御回路１２はまたＩ
１０ポート１１３から後述する制御結果データを受け取
り、パリティビットを付加し、６４ビツトの制御結果デ
ータとして出力する。
ローブビットとをチェックし、正常である場合にはこれ
をＩ１０ポー目１３に入力する。制御回路１２はまたＩ
１０ポート１１３から後述する制御結果データを受け取
り、パリティビットを付加し、６４ビツトの制御結果デ
ータとして出力する。
並列／直列変換器１４は制御回路１２からの前記制御結
果データを直列データに変換し、同期端局制御装置２に
出力する。
果データを直列データに変換し、同期端局制御装置２に
出力する。
Ｉ１０ボート１１３はＣＰ Ｕｌｌｌ と匍Ｈ卸回路１
２との間のデータのやり取りを仲介する。
２との間のデータのやり取りを仲介する。
ＣＰ ＵｌｌｌはＩ１０ポート１１３から制御データを
受け取ると、このデータをもとにあらかじめメモ１月１
２に格納されている制御結果データを読み出し、Ｉ１０
ポート１１３を通して制御回路１２に出力する。
受け取ると、このデータをもとにあらかじめメモ１月１
２に格納されている制御結果データを読み出し、Ｉ１０
ポート１１３を通して制御回路１２に出力する。
次に動作を説明する。同期端局制御装置２が６４ピント
の直列データである制御データを出力すると、直列／並
列変換器１３はこれを受け取り、並列データに変換して
制御回路１２に出力する。制御回路１２は直列／並列変
換器１３から入力された制御データのパリティビットと
ストローブビットとをチェックし、正常である場合には
これをＩ１０ポート１１３に人力する。
の直列データである制御データを出力すると、直列／並
列変換器１３はこれを受け取り、並列データに変換して
制御回路１２に出力する。制御回路１２は直列／並列変
換器１３から入力された制御データのパリティビットと
ストローブビットとをチェックし、正常である場合には
これをＩ１０ポート１１３に人力する。
ＣＰ ＵｌｌｌはＩ１０ポート１１３から制御データを
受け取ると、このデータをもとにあらかじめメモリ１１
２に格納されている制御結果データを読み出し、これを
Ｉ１０ポート１１３を通して制御回路１２に出力する。
受け取ると、このデータをもとにあらかじめメモリ１１
２に格納されている制御結果データを読み出し、これを
Ｉ１０ポート１１３を通して制御回路１２に出力する。
制御回路１２はこれを受け取ると、パリティビットを付
加し、６４ビツトの制御結果データとして出力する。並
列／直列変換器１４は制御回路１２からのこの制御結果
データを直列データに変換し、同期端局制御装置２に出
力する。
加し、６４ビツトの制御結果データとして出力する。並
列／直列変換器１４は制御回路１２からのこの制御結果
データを直列データに変換し、同期端局制御装置２に出
力する。
このようにして同期端局試験器１は、入力された制御デ
ータに対する制御結果データを同期端局制御装置２に送
り返す。
ータに対する制御結果データを同期端局制御装置２に送
り返す。
以上説明したように本発明は、同期端局制御装置からの
制御データを並列データに変換する直列／並列変換器と
、この直列／並列変換器からの制御データの正否をチェ
ックして出力する第１の制御回路と、入力されたデータ
にパリティビットを付加して出力する第２の制御回路と
、この第２の制御回路からのデータを直列データに変換
して同期端局制御装置に出力する並列／直列変換器とを
備えた同期端局試験器において、第１の制御回路から制
御データを受け取ったとき、記憶している制御結果デー
タを第２の制御回路に出力する情報処理装置を備えてい
る。
制御データを並列データに変換する直列／並列変換器と
、この直列／並列変換器からの制御データの正否をチェ
ックして出力する第１の制御回路と、入力されたデータ
にパリティビットを付加して出力する第２の制御回路と
、この第２の制御回路からのデータを直列データに変換
して同期端局制御装置に出力する並列／直列変換器とを
備えた同期端局試験器において、第１の制御回路から制
御データを受け取ったとき、記憶している制御結果デー
タを第２の制御回路に出力する情報処理装置を備えてい
る。
従って、スイッチを操作することなく制御結果データを
出力できる。さらに、リアルタイムで制御結果データを
送り返すことができるので、連続的な制御データの入力
が可能である。そのため、作業効率を大幅に向上させる
ことができる。
出力できる。さらに、リアルタイムで制御結果データを
送り返すことができるので、連続的な制御データの入力
が可能である。そのため、作業効率を大幅に向上させる
ことができる。
第１図は本発明の一実施例を示すブロック図、第２図は
従来の同期端局試験器の一例を示すブロック図である。 １・・・・・同期端局試験器 １１・・・・・情報処理装置 １２・・・・・制御皿回路 １３・・・・・直列／並列変換器 １４・・・・・並列／直列変換器 １１１ ・・・・ＣＰＵ １１２ ・・・・メモリ
従来の同期端局試験器の一例を示すブロック図である。 １・・・・・同期端局試験器 １１・・・・・情報処理装置 １２・・・・・制御皿回路 １３・・・・・直列／並列変換器 １４・・・・・並列／直列変換器 １１１ ・・・・ＣＰＵ １１２ ・・・・メモリ
Claims (1)
- （１）同期端局制御装置からの制御データを並列データ
に変換する直列／並列変換器と、この直列／並列変換器
からの制御データの正否をチェックして出力する第１の
制御回路と、入力されたデータにパリティビットを付加
して出力する第２の制御回路と、この第２の制御回路か
らのデータを直列データに変換して前記同期端局制御装
置に出力する並列／直列変換器とを備えた同期端局試験
器において、 前記第１の制御回路から前記制御データを受け取ったと
き、記憶している制御結果データを前記第２の制御回路
に出力する情報処理装置を備えたことを特徴とする同期
端局試験器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62097477A JPS63263949A (ja) | 1987-04-22 | 1987-04-22 | 同期端局試験器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62097477A JPS63263949A (ja) | 1987-04-22 | 1987-04-22 | 同期端局試験器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63263949A true JPS63263949A (ja) | 1988-10-31 |
Family
ID=14193374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62097477A Pending JPS63263949A (ja) | 1987-04-22 | 1987-04-22 | 同期端局試験器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63263949A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02246445A (ja) * | 1989-03-17 | 1990-10-02 | Hitachi Ltd | データ処理装置 |
| US5120142A (en) * | 1989-07-18 | 1992-06-09 | Brother Kogyo Kabushiki Kaisha | Solenoid controlling apparatus |
-
1987
- 1987-04-22 JP JP62097477A patent/JPS63263949A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02246445A (ja) * | 1989-03-17 | 1990-10-02 | Hitachi Ltd | データ処理装置 |
| US5120142A (en) * | 1989-07-18 | 1992-06-09 | Brother Kogyo Kabushiki Kaisha | Solenoid controlling apparatus |
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