JPH01211058A - 状態設定回路 - Google Patents
状態設定回路Info
- Publication number
- JPH01211058A JPH01211058A JP63036972A JP3697288A JPH01211058A JP H01211058 A JPH01211058 A JP H01211058A JP 63036972 A JP63036972 A JP 63036972A JP 3697288 A JP3697288 A JP 3697288A JP H01211058 A JPH01211058 A JP H01211058A
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- input port
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- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は状態設定回路に関し、特にマイクロプロセッサ
を使用した装置の周辺回路の状態を示すデータの設定用
の設定回路に間する。
を使用した装置の周辺回路の状態を示すデータの設定用
の設定回路に間する。
従来のこの種の状態設定回路のブロック図を第２図に示
す、第２図において、状態設定用の入力ポート４は、マ
イクロプロセッサ（図示省略）用のバス１に接続されて
いる。入力ポート４の入力端子７は最上位ビット用であ
り、また入力端子８は最下位ビット用である。入力端子
７は電源Ｖｃｃに接続されており、それ以外の各入力端
子はグランドに接続されている。電源Ｖｃｃの電位は論
理値“１”を、グランド電位は論理値“０″を、それぞ
れ示しており、入力ポート４は、８ビットの“１０００
００００”なる並列データで示される状態データをバス
１に与える。従って、マイクロプロセッサは、この人力
ポート４からバス１を経由して、上述の“１０００００
００ ”なるデータを読み込むことにより、周辺回路の
有無や種別等の状態を知ることができる。
す、第２図において、状態設定用の入力ポート４は、マ
イクロプロセッサ（図示省略）用のバス１に接続されて
いる。入力ポート４の入力端子７は最上位ビット用であ
り、また入力端子８は最下位ビット用である。入力端子
７は電源Ｖｃｃに接続されており、それ以外の各入力端
子はグランドに接続されている。電源Ｖｃｃの電位は論
理値“１”を、グランド電位は論理値“０″を、それぞ
れ示しており、入力ポート４は、８ビットの“１０００
００００”なる並列データで示される状態データをバス
１に与える。従って、マイクロプロセッサは、この人力
ポート４からバス１を経由して、上述の“１０００００
００ ”なるデータを読み込むことにより、周辺回路の
有無や種別等の状態を知ることができる。
上述した従来の状態設定回路は、入力ポートの各入力端
子に固定的な論理値状態を与えているので、不測の原因
でマイクロプロセッサ用のノ（スや入力ポートに障害を
生じた場合に、その障害状況を検出できないという欠点
がある。
子に固定的な論理値状態を与えているので、不測の原因
でマイクロプロセッサ用のノ（スや入力ポートに障害を
生じた場合に、その障害状況を検出できないという欠点
がある。
本発明の目的は、上述の欠点を除去しマイクロプロセッ
サからのアクセスで障害状況を検出できるようにした状
態設定回路を提供することにある。
サからのアクセスで障害状況を検出できるようにした状
態設定回路を提供することにある。
本発明の状態設定回路は、マイクロプロセッサバスに接
続されたＮビットの出力ポートと、少くとも一つのイン
バータと、前記マイクロプロセ・ンサバスに接続された
Ｎビットの入力ポートとを備え、前記出力ポートの出力
データを上位ビット側及び下位ビット側の二つに分割し
、この分割された上位ビット側及び下位ビット側に入れ
替えて、且つ少くとも１ビットを前記インバータを通し
て前記入力ポートに接続しである。
続されたＮビットの出力ポートと、少くとも一つのイン
バータと、前記マイクロプロセ・ンサバスに接続された
Ｎビットの入力ポートとを備え、前記出力ポートの出力
データを上位ビット側及び下位ビット側の二つに分割し
、この分割された上位ビット側及び下位ビット側に入れ
替えて、且つ少くとも１ビットを前記インバータを通し
て前記入力ポートに接続しである。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
バス１はマイクロプロセッサ（図示省略）に接続してあ
り、出力ポート２は、マイクロプロセッサの制御により
出力データを任意に設定できる。インバータ３は、与え
られたデータの負論理データを出力する。入力ポート４
は、その入力端子に与えられたデータを、マイクロプロ
セッサの制御によって、バス１を経由してマイクロプロ
セッサに与える。出力ポート２の入力側は、バス１に接
続されている。出力ポート２の出力側には、最上位ビッ
ト用の出力端子５から最下位ビット用の出力端子６まで
、８個の出力端子がある。この８個の出力端子は、出力
端子５を含む上位ビット側の４個と、出力端子６を含む
下位ビット側の４個とに２分割して、上位ビット側の４
個からの出力データを入力ポート４の下位ビット側に接
続し、下位ビット側の４個の出力データを入力ポート４
の上位ビット側に接続しである。更に、入力ポート４の
最上位ビット用の入力端子７に導かれる信号線には、イ
ンバータ３を介在させである。
り、出力ポート２は、マイクロプロセッサの制御により
出力データを任意に設定できる。インバータ３は、与え
られたデータの負論理データを出力する。入力ポート４
は、その入力端子に与えられたデータを、マイクロプロ
セッサの制御によって、バス１を経由してマイクロプロ
セッサに与える。出力ポート２の入力側は、バス１に接
続されている。出力ポート２の出力側には、最上位ビッ
ト用の出力端子５から最下位ビット用の出力端子６まで
、８個の出力端子がある。この８個の出力端子は、出力
端子５を含む上位ビット側の４個と、出力端子６を含む
下位ビット側の４個とに２分割して、上位ビット側の４
個からの出力データを入力ポート４の下位ビット側に接
続し、下位ビット側の４個の出力データを入力ポート４
の上位ビット側に接続しである。更に、入力ポート４の
最上位ビット用の入力端子７に導かれる信号線には、イ
ンバータ３を介在させである。
次に本実施例の動作について説明する。マイクロプロセ
ッサは、バス１を通して任意のデータを出力ポート２に
設定することができ、この設定後に入力ポート４を介し
て設定状態に対応するデータを読み込む様に、プログラ
ム制御される０例えば、出力ポート２に８ビットのデー
タ“ｏｏｏ。
ッサは、バス１を通して任意のデータを出力ポート２に
設定することができ、この設定後に入力ポート４を介し
て設定状態に対応するデータを読み込む様に、プログラ
ム制御される０例えば、出力ポート２に８ビットのデー
タ“ｏｏｏ。
ｏｏｏｏ’″が設定された場合について説明する。
入力ポート４の下位ビット側の４ビットの入力端子は、
出力ポート２の上位側４ビットの出力端子に接続されて
いるから、その入力状態は“００００″となる。また、
入力ポート４の上位ビット側の４ビットの入力端子は、
出力ポート２の下位側４ビットの出力端子に接続され且
つ最上位ビット用の入力端子７の信号線ではその論理値
がインバータ３によって反転されるから、その入力状態
は′“１０００°“となる、すなわち、入力ポート４の
入力端子には８ビットのデータ“１０００００００″が
与えられるから、マイクロプロセッサが入力ポート４の
状態を読み込むと、８ビットの並列データ“１００００
０００ ”が得られる。
出力ポート２の上位側４ビットの出力端子に接続されて
いるから、その入力状態は“００００″となる。また、
入力ポート４の上位ビット側の４ビットの入力端子は、
出力ポート２の下位側４ビットの出力端子に接続され且
つ最上位ビット用の入力端子７の信号線ではその論理値
がインバータ３によって反転されるから、その入力状態
は′“１０００°“となる、すなわち、入力ポート４の
入力端子には８ビットのデータ“１０００００００″が
与えられるから、マイクロプロセッサが入力ポート４の
状態を読み込むと、８ビットの並列データ“１００００
０００ ”が得られる。
次にマイクロプロセッサが出力ポート２に“００００１
１１１″を設定すると、入力ポート４から“０１１１０
０００”が読み込まれる。さらに出力ポート２に“１１
１１００００”を設定すると、入力ポート４から“１０
００１１１１”が読み込まれる。
１１１″を設定すると、入力ポート４から“０１１１０
０００”が読み込まれる。さらに出力ポート２に“１１
１１００００”を設定すると、入力ポート４から“１０
００１１１１”が読み込まれる。
以上の３回の操作によりマイクロプロセッサでは、入力
ポート４の最上位ビットが反転していること及び上位４
ビットと下位４ビットが入れ替わっていることを確認で
き、この確認結果から障害が発生しておらず正常に動作
していると判断できる。
ポート４の最上位ビットが反転していること及び上位４
ビットと下位４ビットが入れ替わっていることを確認で
き、この確認結果から障害が発生しておらず正常に動作
していると判断できる。
次に、出力ポート２で、最上位ビット用の出力端子５が
常に“０′°の状態になる障害が発生した場合について
説明する。出力ポート２に“０００ｏｏｏｏｏ”が設定
されると、入力ポート４には“１０００００００”が与
えられる０次いで“００００１１１１”が出力ポート２
に設定されると入力ポート４には“０１１１００００”
が与えられ、“１１１１００００″′が出力ポート２に
設定されると入力ポート４には“１００００１１１”が
与えられる。この３回の操作により、入力ポート４の最
下位ビット用の入力端子８から４番目の入力端子に導き
込まれた信号線で障害を生じていることが確認できる。
常に“０′°の状態になる障害が発生した場合について
説明する。出力ポート２に“０００ｏｏｏｏｏ”が設定
されると、入力ポート４には“１０００００００”が与
えられる０次いで“００００１１１１”が出力ポート２
に設定されると入力ポート４には“０１１１００００”
が与えられ、“１１１１００００″′が出力ポート２に
設定されると入力ポート４には“１００００１１１”が
与えられる。この３回の操作により、入力ポート４の最
下位ビット用の入力端子８から４番目の入力端子に導き
込まれた信号線で障害を生じていることが確認できる。
なお本実施例では、出力ポート２での設定データが８ビ
ットで、これを４ビットずつ２分割して入力ポート４へ
交さ接続する例を示したが、分割はこれ以外の任意の位
置でも、上述した例と同様の動作を行なえる。従って、
出力ポート２が８ビット用の場合、インバータ３の挿入
位置により２５５種の状態が設定可能であり、これと独
立に分割個所は７個所設定可能であるから、合わせて１
７８５種の状態を設定可能である。
ットで、これを４ビットずつ２分割して入力ポート４へ
交さ接続する例を示したが、分割はこれ以外の任意の位
置でも、上述した例と同様の動作を行なえる。従って、
出力ポート２が８ビット用の場合、インバータ３の挿入
位置により２５５種の状態が設定可能であり、これと独
立に分割個所は７個所設定可能であるから、合わせて１
７８５種の状態を設定可能である。
以上説明したように本発明は、マイクロプロセッサから
データ設定可能な出力ポートを設けてこの出力データの
上位ビット側及び下位ビット側を入れ替え、且つ所定の
ビットを反転して入力ポートに与えることにより、障害
検出能力を持った状態設定回路を実現できる効果がある
。更に、従来の状態設定回路で設定可能な状態数を大幅
に上回る状態数が設定可能になるという効果もある。
データ設定可能な出力ポートを設けてこの出力データの
上位ビット側及び下位ビット側を入れ替え、且つ所定の
ビットを反転して入力ポートに与えることにより、障害
検出能力を持った状態設定回路を実現できる効果がある
。更に、従来の状態設定回路で設定可能な状態数を大幅
に上回る状態数が設定可能になるという効果もある。
第１図は本発明の一実施例を示すブロック図、第２図は
従来の状態設定回路を示すブロック図である。 １・・・バス、２・・・出力ポート、３・・・インバー
タ、４・・・入力ポート、５．６・・・出力端子、７．
８・・・入力端子。
従来の状態設定回路を示すブロック図である。 １・・・バス、２・・・出力ポート、３・・・インバー
タ、４・・・入力ポート、５．６・・・出力端子、７．
８・・・入力端子。
Claims (1)
- マイクロプロセッサバスに接続されたＮビットの出力ポ
ートと、少くとも一つのインバータと、前記マイクロプ
ロセッサバスに接続されたＮビットの入力ポートとを備
え、前記出力ポートの出力データを上位ビット側及び下
位ビット側の二つに分割し、この分割された上位ビット
側及び下位ビット側に入れ替えて、且つ少くとも１ビッ
トを前記インバータを通して前記入力ポートに接続して
あることを特徴とする状態設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63036972A JPH0650487B2 (ja) | 1988-02-18 | 1988-02-18 | 状態設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63036972A JPH0650487B2 (ja) | 1988-02-18 | 1988-02-18 | 状態設定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01211058A true JPH01211058A (ja) | 1989-08-24 |
| JPH0650487B2 JPH0650487B2 (ja) | 1994-06-29 |
Family
ID=12484663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63036972A Expired - Lifetime JPH0650487B2 (ja) | 1988-02-18 | 1988-02-18 | 状態設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0650487B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5100121A (en) * | 1989-12-28 | 1992-03-31 | Minolta Camera Kabushiki Kaisha | Sheet feeder for an image forming apparatus |
-
1988
- 1988-02-18 JP JP63036972A patent/JPH0650487B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5100121A (en) * | 1989-12-28 | 1992-03-31 | Minolta Camera Kabushiki Kaisha | Sheet feeder for an image forming apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0650487B2 (ja) | 1994-06-29 |
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