JPS6347831A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS6347831A JPS6347831A JP61191344A JP19134486A JPS6347831A JP S6347831 A JPS6347831 A JP S6347831A JP 61191344 A JP61191344 A JP 61191344A JP 19134486 A JP19134486 A JP 19134486A JP S6347831 A JPS6347831 A JP S6347831A
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- JP
- Japan
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- address
- signal
- rom
- output
- data
- Prior art date
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- Pending
Links
- 101150065817 ROM2 gene Proteins 0.000 abstract description 5
- 238000006243 chemical reaction Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Storage Device Security (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は読出し専用メモリ（以下、ＲＯＭと称す）で構
成されたプログラムメモリを有するマイクロコンピュー
タに関する。
成されたプログラムメモリを有するマイクロコンピュー
タに関する。
従来、この種のマイクロコンピュータでは、製造工程お
よび組立工程中に発生する不良を検出するために各種テ
ストモードを有しており、マイクロコンピュータのすべ
ての機能がテストされる。
よび組立工程中に発生する不良を検出するために各種テ
ストモードを有しており、マイクロコンピュータのすべ
ての機能がテストされる。
このテストモードのひとつに、内蔵するＲＯＭをテスト
する読出し専用メモリベリファイモードがある。
する読出し専用メモリベリファイモードがある。
第３図は、この種のマイクロコンピュータの従来例の概
略ブロック図である。このマイクロコンピュータは、
ＣＰＵＩと ＲＯＭ ２を有し、 ＲＯＭ２はｃｐ
ｕ ｉから出力されるアドレス信号６をデコードし、出
力信号７を出力するアドレスデコーダ５と、データバス
３に出力信号８を出力するセルアレイ４で構成されてい
る。
略ブロック図である。このマイクロコンピュータは、
ＣＰＵＩと ＲＯＭ ２を有し、 ＲＯＭ２はｃｐ
ｕ ｉから出力されるアドレス信号６をデコードし、出
力信号７を出力するアドレスデコーダ５と、データバス
３に出力信号８を出力するセルアレイ４で構成されてい
る。
ＲＯＭ ２を読出す場合、ＣＰＵ １によって指示され
たアドレス信号６はアドレスデコーダ５に入力され、ア
ドレスデコーダ５の出力信号７によりセルアレイ４の読
出しアドレスが指定され、 ＲＯＭ２の内容であるＲＯ
Ｍデータ８がデータバス３に出力される。
たアドレス信号６はアドレスデコーダ５に入力され、ア
ドレスデコーダ５の出力信号７によりセルアレイ４の読
出しアドレスが指定され、 ＲＯＭ２の内容であるＲＯ
Ｍデータ８がデータバス３に出力される。
このような構成でＲＯＭ ２の読出しテストを行なう場
合は、ＣＰＵ １からのアドレス信号６によって指定さ
れた番地のデータをデータバス３に出力する方法がとら
れている。
合は、ＣＰＵ １からのアドレス信号６によって指定さ
れた番地のデータをデータバス３に出力する方法がとら
れている。
上述した従来のマイクロコンピュータは、 ＲＯＭ読出
しテスト状態にすることにより、アドレスデコーダへの
入力信号によってアドレスされたＲＯＭの内容が通常動
作時のアドレスと対応して出力されるため、ＲＯＭの内
容が第３者に容易に知られてしまうという欠点がある。
しテスト状態にすることにより、アドレスデコーダへの
入力信号によってアドレスされたＲＯＭの内容が通常動
作時のアドレスと対応して出力されるため、ＲＯＭの内
容が第３者に容易に知られてしまうという欠点がある。
本発明のマイクロコンピュータは、制御信号により、通
常動作時はＣＰＵから出力されたアドレス信号をそのま
まアドレスデコーダに出力し、プログラムメモリテスト
時はＣＰＵから出力されたアドレス信号を変換してアド
レスデコーダに出力する切換回路を有する。
常動作時はＣＰＵから出力されたアドレス信号をそのま
まアドレスデコーダに出力し、プログラムメモリテスト
時はＣＰＵから出力されたアドレス信号を変換してアド
レスデコーダに出力する切換回路を有する。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のマイクロコンピュータの一実施例の概
略ブロック図である。
略ブロック図である。
本実施例は第３図の従来のマイクロコンピュータにおい
て、制御信号工により、通常動作時はＣＰＵ １から出
力されたアドレス信号６をそのまま信号１０としてアド
レスデコーダ５に出力し、 ＲＯＭテスト時はＣＰＵ
１から出力されたアドレス信号６を変換して信号ｌＯ
としてアドレスデコーダ５に出力する切換回路９を設け
たものである。
て、制御信号工により、通常動作時はＣＰＵ １から出
力されたアドレス信号６をそのまま信号１０としてアド
レスデコーダ５に出力し、 ＲＯＭテスト時はＣＰＵ
１から出力されたアドレス信号６を変換して信号ｌＯ
としてアドレスデコーダ５に出力する切換回路９を設け
たものである。
第２図は切換回路９の一例を示す回路図である。ここで
は説明の便宜上４ビツトのアドレスと仮定して説明を行
う。
は説明の便宜上４ビツトのアドレスと仮定して説明を行
う。
この切換回路９は、制御信号Ｉを反転するインバータ１
１と、入力Ａ２０と出力Ｂ２０の間、入力Ａ２１と出力
Ｂ２１の間、入力Ａ２２と出力Ｂ２２の間、入力Ａ２３
と出力Ｂ２３の間にそれぞれ設けられ、インバータ１１
の出力によって制御されるトランスファゲートＴ２１．
Ｔ２３． Ｔ２５． Ｔ２７と、入力Ａ２３と出力Ｂ
２０の間、入力Ａ２２と出力Ｂ２１の間、入力Ａ２１と
出力Ｂ２２の間、入力Ａ２０と出力Ｂ２３の間にそれぞ
れ設けられ、制御信号工によって制御されるトランスフ
ァゲートＴ２２． Ｔ２４． Ｔ２Ｏ，Ｔ２Ｏで構成さ
れている。
１と、入力Ａ２０と出力Ｂ２０の間、入力Ａ２１と出力
Ｂ２１の間、入力Ａ２２と出力Ｂ２２の間、入力Ａ２３
と出力Ｂ２３の間にそれぞれ設けられ、インバータ１１
の出力によって制御されるトランスファゲートＴ２１．
Ｔ２３． Ｔ２５． Ｔ２７と、入力Ａ２３と出力Ｂ
２０の間、入力Ａ２２と出力Ｂ２１の間、入力Ａ２１と
出力Ｂ２２の間、入力Ａ２０と出力Ｂ２３の間にそれぞ
れ設けられ、制御信号工によって制御されるトランスフ
ァゲートＴ２２． Ｔ２４． Ｔ２Ｏ，Ｔ２Ｏで構成さ
れている。
通常動作時は制御信号工をロウレベルとすることにより
信号Ａ２０〜Ａ２３は信号Ｂ２０〜Ｂ２３に対応して出
力され、 ＲＯＭ２の読出しテスト時には制御信号Ｉ
をハイレベルとすることにより信号Ａ２０〜Ａ２３は信
号Ｂ２３〜８２０に対応し出力される０以上を次表によ
り説明する。
信号Ａ２０〜Ａ２３は信号Ｂ２０〜Ｂ２３に対応して出
力され、 ＲＯＭ２の読出しテスト時には制御信号Ｉ
をハイレベルとすることにより信号Ａ２０〜Ａ２３は信
号Ｂ２３〜８２０に対応し出力される０以上を次表によ
り説明する。
以下余白。
％＜Ｊ〜・
この表かられかるように通常動作時には入力ビットその
ままの値に対応したＲＯＭ ２の番地のデータが出力さ
れるが、ＲＯＭ読出しテスト時には入力ビットを変換し
た値の番地のデータが読出されることになる。
ままの値に対応したＲＯＭ ２の番地のデータが出力さ
れるが、ＲＯＭ読出しテスト時には入力ビットを変換し
た値の番地のデータが読出されることになる。
以上のように、本実施例によれば、同じ入力信号Ａ２０
〜Ａ２３を入力しても、通常動作時と ＲＯＭ読出しテ
スト時とで出力信号Ｂ２０〜Ｂ２３が異なるため、第３
者によるＲＯＭ読出しテストモード時のＲＯＷ ２の解
読が困難になり、 ＲＯＭ２の機雷保持が可能となる
。
〜Ａ２３を入力しても、通常動作時と ＲＯＭ読出しテ
スト時とで出力信号Ｂ２０〜Ｂ２３が異なるため、第３
者によるＲＯＭ読出しテストモード時のＲＯＷ ２の解
読が困難になり、 ＲＯＭ２の機雷保持が可能となる
。
以上説明したように本発明は、アドレスデコーダに入力
するアドレス信号をメモリ読出し時のテスト信号でテス
ト時は切換えることにより、テスト状態時はＲＯＭの内
容が通常使用時のアドレスと対応して出力されないため
に、 ＲＯＭ内のデータの機密が漏れるのを防止する
ことができる効果がある。
するアドレス信号をメモリ読出し時のテスト信号でテス
ト時は切換えることにより、テスト状態時はＲＯＭの内
容が通常使用時のアドレスと対応して出力されないため
に、 ＲＯＭ内のデータの機密が漏れるのを防止する
ことができる効果がある。
【図面の簡単な説明】
第１図は本発明のマイクロコンピュータの一実施例のブ
ロック図、第２図は第１図中の切換回路９の一例を示す
回路図、第３図は従来例のマイクロコンピュータの概略
ブロック図である。 ｔ ・ｃｐｕ、 ２・ＲＯＭ、３・・・デ
ータバス、 ４・・・セルアレイ、５・・・アド
レスデコーダ、６・・・アドレス信号、７・・・デコー
ド信号、 ８・・・ＲＯＭデータ、９・・・切換回
路、 ｌＯ・・・切換回路９の出力信号、 １１・・・インバータ、 ■・・・制御信号、Ａ
２０〜Ａ２３・・・切換回路９の入力、Ｂ２０〜Ｂ２３
・・・切換回路９の出力、Ｔ２１−Ｔ２８・・・トラン
スファゲート。
ロック図、第２図は第１図中の切換回路９の一例を示す
回路図、第３図は従来例のマイクロコンピュータの概略
ブロック図である。 ｔ ・ｃｐｕ、 ２・ＲＯＭ、３・・・デ
ータバス、 ４・・・セルアレイ、５・・・アド
レスデコーダ、６・・・アドレス信号、７・・・デコー
ド信号、 ８・・・ＲＯＭデータ、９・・・切換回
路、 ｌＯ・・・切換回路９の出力信号、 １１・・・インバータ、 ■・・・制御信号、Ａ
２０〜Ａ２３・・・切換回路９の入力、Ｂ２０〜Ｂ２３
・・・切換回路９の出力、Ｔ２１−Ｔ２８・・・トラン
スファゲート。
Claims (1)
- 読出し専用メモリで構成されたプログラムメモリを有す
るマイクロコンピュータにおいて、制御信号により、通
常動作時はＣＰＵから出力されたアドレス信号をそのま
まアドレスデコーダに出力し、プログラムメモリテスト
時はＣＰＵから出力されたアドレス信号を変換してアド
レスデコーダに出力する切換回路をプログラムメモリに
有することを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61191344A JPS6347831A (ja) | 1986-08-15 | 1986-08-15 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61191344A JPS6347831A (ja) | 1986-08-15 | 1986-08-15 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6347831A true JPS6347831A (ja) | 1988-02-29 |
Family
ID=16273004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61191344A Pending JPS6347831A (ja) | 1986-08-15 | 1986-08-15 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6347831A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0266591A (ja) * | 1988-09-01 | 1990-03-06 | Tamura Electric Works Ltd | カードおよびカードリーダ装置 |
| JPH0322059A (ja) * | 1989-06-19 | 1991-01-30 | Nec Corp | マイクロコンピュータ |
| JPH03229338A (ja) * | 1990-02-05 | 1991-10-11 | Matsushita Electron Corp | Ｒｏｍテスト方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6011931A (ja) * | 1983-06-30 | 1985-01-22 | Fujitsu Ltd | ワンチツプマイクロコンピユ−タ |
-
1986
- 1986-08-15 JP JP61191344A patent/JPS6347831A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6011931A (ja) * | 1983-06-30 | 1985-01-22 | Fujitsu Ltd | ワンチツプマイクロコンピユ−タ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0266591A (ja) * | 1988-09-01 | 1990-03-06 | Tamura Electric Works Ltd | カードおよびカードリーダ装置 |
| JPH0322059A (ja) * | 1989-06-19 | 1991-01-30 | Nec Corp | マイクロコンピュータ |
| JPH03229338A (ja) * | 1990-02-05 | 1991-10-11 | Matsushita Electron Corp | Ｒｏｍテスト方法 |
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