JPH0235700A - メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はメモリ回路内のテスト回路ここ関する。

［従来の技術］ 近年、半導体メモリは大幅に進歩し、その道は一方で大
容量化に向かい、今ではＩ　Ｍビットから４Ｍビットま
で達成している。また一方では特性の用途、およびユー
ザの用途に適した専用品への道も進んでいる。

一般に専用メモリは、従来汎用メモリと、ゲートアレイ
などのコントロール回路で構成された装置を同一チップ
内に納め、製品の小型化、コストの低減化を目的として
開発されている。そのため専用品は汎用品より複雑な回
路構成となっているのが普通で、チップ面積のセルに対
する周辺回路の比率が汎用品よりも大きい。したがって
試作評価する際はメモリ系、周辺回路系について別々に
評価できることが望ましい。テスト回路はそれを実現す
るもので、もし製品が不良となったとき、どの回路に原
因があるかを探る場合、最も有効な手段でありかつ評価
時間の短絡に役立っている。

また異なる２種類以上のメモリを用いて、そのメモリデ
ータを演算出力する構成の専用界または第１のメモリに
まず書き込み、そのセルデータを第２のメモリに書く構
成の専用界で（，１、テスト回路により、メモリを独立
にテストできる機能を持たなければ、メモリのセルレベ
ルの評価は事実上不可能となってしまう。以上水したよ
うにテスト回路は専用メモリにおいて必要不可欠なもの
となっている。

従来この種のテスト回路はそのメモリ構成にかかわらず
、メモリ入力データを別の配線を介して、本来そのメモ
リの出力データが入力されるべき周辺回路、または、次
のメモリに入力させ、目的の次段装置をテストする方法
がとられていた。以上の事を図面を参照して説明する。

第６図は従来専用メモリで行われていたテスト動作を表
すブロック図である。本来の動作としては、入力端子か
らのデータが８の入力バスラインを通ってメモリ１に書
き込まれ、そのメモリデータが９のメモリ１出力バスを
通ってメモリ２に入力され、メモリ２の情張が出力端子
に出力するフローをとっている。

またメモリ２テスト時においては、入力端子からメモリ
１に入力する８のパスラインとは別に１２のテスト用パ
スラインと１３の切り換えスイッチで構成されるテスト
回路を介して、入力データを直接メモリ２に入力させる
フローをとっていた。

すなわち、切り換えスイッチによりどちらかのパスライ
ンを選択することにより、通常モードとテストモードに
切り換えていた。

［発明が解決しようとする問題点］ ところが上述した従来のテスト回路は、新たにテスト用
パスラインを必要としているため、入力端子数か多く、
かつメモリ１．　２間が履れている場合はパスラインの
長さ及び本数が増大化してしまい、その占める面積が無
視できないほど大きくなってしまうという欠点があった
。

そこで本発明の目的は新たなパスラインを設けろ事なく
メモリ１の動作とは無間係に次段メモリまたは池の回路
をテストする回路を提供することにある。

［問題点を解決するための手段］ 本発明は、ビット線の一方の側からライト・スイッチを
介してデータを書き込み、ピッ）４１の他方からリード
・スイッチを介して出力データを出力する構成のメモリ
と、該出力データを入力する次段メモリまたは他の回路
とを同一チップ内に設けたメモリ回路において、次段メ
モリまたは他の回路のテスト時にはテスト信号によって
リード・スイッチとライト・スイッチとの両方を同時に
オン状態とし、ビット線経由でメモリの入力と出力と短
絡させろか、あるいはライト・スイッチはオン状態で、
リード・スイッチのみ通常動作と同じリード・タイミン
グ・クロックを入力させることによりデータをラッチ動
作させ、外部データを直接次段の回路に入力させるテス
ト回路を有してい［実施例］ 次に本発明について図面を参照して説明する。

第１図は本発明の第１実施例を示した回路図である。ラ
イト・リート切り換えスイッチを介した１のリート・タ
イミング・クロック及ν゛２のライト・タイミング・ク
ロックはそれぞれオアゲートからなるテスト回路に入力
される。リード・タイミング・クロックと７のテスト信
号が入力されるオアゲートからは３のリード・コントロ
ール信号、ライト・タイミング・クロックとテスト信号
が入力されるオアゲートからは４のライト・コントロー
ル信号が出力されている。

通常動作時は第３図のタイミング・チャートで説明する
と、テスト信号が低レベル状態で、時刻ｔ１でライト・
タイミング・クロックが入力され時刻ｔ２まで高レベル
状態となる。この時オアゲートの一方が低レベルに固定
されているため、ライト・コントロール信号はライト・
クロックと同じ波形で６のライト・スイッチに入力され
入力端子のデータがスイッチを介してメモリ・セルに書
かれるライＩ・・サイクルとなる。このライトサイクル
時はり一トクロックが低レベル固定であるためリード・
スイッチがオフとなり、ビット線データが出力端子には
行かないようになっている。

）欠の、リート・サイクルにおいて、ライト・クロック
か低レベル固定で、かつ時刻ｔ３；　　ｔ４にリード・
クロックが高レベルとなると、５のり一ト・スイッチが
オンするため、メモリセル・データか時刻ｔ３からｔ４
の間に出力される。また時亥ＩＩ　ｔ　３てはフリップ
プロップがオフしｔ４でリート・データをラッチする動
作をとる。これが基本的なメモリ・ライト／リート・サ
イクルである。

次に、テスト時の動作について第４図のタイミング・チ
ャートで説明する。テスト時においてはテスト信号が高
レベルとなる。このため２個のすアケートはライト・ク
ロック、リード・クロックに関わらず高レベル出力を保
つ。従って通常サイクル時それぞれのクロックでライト
・サイクル、リート・サイクルと分かれていたものが無
視され、どのサイクルにおいてもづイト／リード・スイ
ッチがオンとなる。このようにすることにより、入力デ
ータはライト・スイッチを通してヒツト線に入力し、同
時にリード・スイッチを通って出力される。またリード
・コントロール信号が高レベルのままなのでフリップフ
ロップはいつもオフしていて、一連の動作とは無関係に
なる。以上のようにして入力データは本来のメモリセル
へ誉き込むという動作をせずに、そのまま出力されるス
ルー動作をする。

次に本発明の第２実施例について説明する。

第２図は第２実施例を示したものである。第１実施例と
の違いはリード・コントロール信号を出力する論理ゲー
トがオアゲートから、リード・タイミング・クロックと
テスト信号が入力するアンドゲートと、ライト・タイミ
ング・クロックとテスト信号が入力するアンドゲートの
それぞれの出力がオアゲートに入力し、リート・コント
ロール信号を出力する構成をとっている。このような回
路構成にすると、通常動作時は、第１実施例と同じ動作
をするが、テスト時には別の動作をするようなる。この
動作ｆ：第５図のタイミング・チャートに示す。

まず、時刻ｔ　１　ｂ）らｔ２においてライト・タイミ
ンク・クロックが高レベルとなるが、テ、スト信号が高
レベルであるためオアゲートは初めから高し・＼ル状態
であり、ライト・スイッチもオン状態を１呆つ。またリ
ード・コントロール信号は第１実施例と違って、ライト
・タイミング・クロックと同じ位相でオン、オフする。

この回路構成にすると、時刻ｔ５て入力するデータは時
刻ｔ１からｔ２のあいだそのまま出力されるが、ｔ２に
おいてリード・スイッチがオフすると、フリップフロッ
プが起動し、七６において入力データが変化しても、前
のデータを保ったままの状態となる。すなわちライト・
タイミング・クロックによるデータのラッチ動作を行っ
ている。従って、ある特定の時間のデータのみを次段の
メモリまたは曲の回路に入力させることができる。

［発明の効果］ 以上説明したように、本発明のテスト回路は、入力デー
タを第１のメモリのビット線、ライ）、／リード・スイ
ッチのみを介して次段のメモリや他の回路に入力させて
いるため、新たに大面積を用いてテスト用のパスライン
やパスライン選択スイッチを設ける必要がない。また、
第１のメモリのビット線、ライト／リード・スイッチは
メモリ不良の大部分を占めるデコーダ、メモリセル、セ
ンスアンプの正常動作を必要としないため、ただのパス
ラインとトランスファー・スイッチとして見ることがで
きる。従って従来と同じ機能を面積を増やすことなく、
しかも同し安全性で実現できる効果がある。

また、本発明はテスト用の論理ゲートにより第１のメモ
リをビット線とスイッチで構成されたスルー回路及びラ
ッチ回路に変換させるものであるため以上示した実施例
に限定されるものではない。

【図面の簡単な説明】

第１図は本発明の第１実施例を示した回路図、第２図は
本発明の第２実施例を示した回路図、第３図は第１図の
通常動作を示したタイミング、チャート、第４図は第１
図のテスト動作を示したタイミング・チャート、第５図
は第２図のテスト動作を示したタイミング・チャート、
第６図は従来例を示し・たブロック図である。 １２・・・メモリ２テスト用パスライン、１３・・・パ
スライン選択スイ・ソチ。 特許出願人　日本電気アイジ−マイコンシステム株式会
社

Claims (1)

【特許請求の範囲】
1. ビット線の一方の側からライト・スイッチを介してデー
   タを書き込み、ビット線の他方からリード・スイッチを
   介して出力データを出力する構成のメモリと、該出力デ
   ータを入力する次段メモリまたは他の回路とを同一チッ
   プ内に設けたメモリ回路において、次段メモリまたは他
   の回路のテスト時にはテスト信号によってリード・スイ
   ッチとライト・スイッチとの両方を同時にオン状態とし
   、ビット線経由でメモリの入力と出力とを短絡させるか
   、あるいはライト・スイッチはオン状態で、リード・ス
   イッチのみ通常動作と同じリード・タイミング・クロッ
   クを入力させることによりデータをラッチ動作させ、外
   部データを直接次段の回路に入力させるテスト回路を有
   するメモリ回路。