JPH0652640B2 - メモリを内蔵した半導体集積回路 - Google Patents
メモリを内蔵した半導体集積回路Info
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- JPH0652640B2 JPH0652640B2 JP59265196A JP26519684A JPH0652640B2 JP H0652640 B2 JPH0652640 B2 JP H0652640B2 JP 59265196 A JP59265196 A JP 59265196A JP 26519684 A JP26519684 A JP 26519684A JP H0652640 B2 JPH0652640 B2 JP H0652640B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ部例えばRAMを内蔵した半導体集積回路
に関し、その出荷の際などに特に該メモリ部の内部状態
について試験を行うことができるような専用の試験回路
をそなえた半導体集積回路に関する。
に関し、その出荷の際などに特に該メモリ部の内部状態
について試験を行うことができるような専用の試験回路
をそなえた半導体集積回路に関する。
一般に、演算器などを構成する半導体集積回路において
は、同一チップ内にメモリ部例えばRAMおよび該メモリ
部と信号のやりとりを行う各種論理回路が内蔵される場
合がある。
は、同一チップ内にメモリ部例えばRAMおよび該メモリ
部と信号のやりとりを行う各種論理回路が内蔵される場
合がある。
第４図は、かかる半導体集積回路の１例を概略的に示す
もので、該集積回路のチップ４内にはRAM１と該RAM１と
信号のやりとりを行う論理回路領域３が設けられてい
る。該論理回路領域３内には例えばカウンタ回路３１、
ALU（演算ユニット）３２などを設けられ、例えば該カ
ウンタ回路３１の出力側からRAM１に対するアドレス信
号が供給され、一方例えば該ALU３２において演算され
た結果のデータが該ALU３２の出力側から該RAM１に対す
るデータとして入力されて該RAM１における所定のアド
レスに書き込まれ、次いで該RAM１から必要なデータを
読み出して該読出しデータを例えばALU３２の入力側に
供給して再度所定の演算を行うなどの処理が行われる。
なお５は該チップ４の周囲に設けられた入出力回路であ
って該入出力回路５に設けられた外部端子を通して外部
回路との信号のやりとりが行われる。
もので、該集積回路のチップ４内にはRAM１と該RAM１と
信号のやりとりを行う論理回路領域３が設けられてい
る。該論理回路領域３内には例えばカウンタ回路３１、
ALU（演算ユニット）３２などを設けられ、例えば該カ
ウンタ回路３１の出力側からRAM１に対するアドレス信
号が供給され、一方例えば該ALU３２において演算され
た結果のデータが該ALU３２の出力側から該RAM１に対す
るデータとして入力されて該RAM１における所定のアド
レスに書き込まれ、次いで該RAM１から必要なデータを
読み出して該読出しデータを例えばALU３２の入力側に
供給して再度所定の演算を行うなどの処理が行われる。
なお５は該チップ４の周囲に設けられた入出力回路であ
って該入出力回路５に設けられた外部端子を通して外部
回路との信号のやりとりが行われる。
かかる半導体集積回路において、該RAMの内部状態ある
いはその機能の試験を行う場合、従来は該論理回路を通
して試験を行っていたが、このような場合には該RAMへ
の書き込みデータを外部から指定するために、試験デー
タを多く費さねばならず効率がよくないという問題点が
あった。特に顧客から示された回路にしたがってLSIを
作るフルカスタムLSIやゲートアレイなどのセミカスタ
ムLSIでは、メーカー側が顧客の論理回路を十分理解し
ないとメモリ部分の完全な試験がむつかしかった。
いはその機能の試験を行う場合、従来は該論理回路を通
して試験を行っていたが、このような場合には該RAMへ
の書き込みデータを外部から指定するために、試験デー
タを多く費さねばならず効率がよくないという問題点が
あった。特に顧客から示された回路にしたがってLSIを
作るフルカスタムLSIやゲートアレイなどのセミカスタ
ムLSIでは、メーカー側が顧客の論理回路を十分理解し
ないとメモリ部分の完全な試験がむつかしかった。
そのため上述したような半導体集積回路においても、該
メモリ部の試験を行うにあたり、該論理回路の信号に影
響されないで、該RAMを単独で直接に試験できるような
試験回路を設けておくことが望まれる。このように該RA
Mを単独に試験するためには、該半導体集積回路に試験
用として専用の外部端子を設け、該外部端子（所謂テス
ト端子）より直接該RAMに試験用データを書込みまた該R
AMから読み出された試験用データを直接外部端子に出力
することが考えられる。しかしながら単に該テスト端子
からの書込みデータを該RAMの各データ入力端子にその
まま入力し、一方該RAMの各データ出力端子からの読出
しデータをそのまま別のテスト端子に出力するようにし
たのでは、該書込みデータおよび読出しデータのビット
数に応じたテスト端子を必要とし、それだけ通常動作時
に使用しうる外部端子の数、したがって入出力回路の数
が制限されることになって不都合である。
メモリ部の試験を行うにあたり、該論理回路の信号に影
響されないで、該RAMを単独で直接に試験できるような
試験回路を設けておくことが望まれる。このように該RA
Mを単独に試験するためには、該半導体集積回路に試験
用として専用の外部端子を設け、該外部端子（所謂テス
ト端子）より直接該RAMに試験用データを書込みまた該R
AMから読み出された試験用データを直接外部端子に出力
することが考えられる。しかしながら単に該テスト端子
からの書込みデータを該RAMの各データ入力端子にその
まま入力し、一方該RAMの各データ出力端子からの読出
しデータをそのまま別のテスト端子に出力するようにし
たのでは、該書込みデータおよび読出しデータのビット
数に応じたテスト端子を必要とし、それだけ通常動作時
に使用しうる外部端子の数、したがって入出力回路の数
が制限されることになって不都合である。
そこで上述したようなRAM単独の試験を行うことができ
しかも該試験用の外部端子の数を最小限とすることが要
望されており、そのための回路構成としては第３図に示
すような回路が考えられている。
しかも該試験用の外部端子の数を最小限とすることが要
望されており、そのための回路構成としては第３図に示
すような回路が考えられている。
すなわち第３図において、４はRAM１を内蔵した半導体
集積回路のチップであって、該RAM１と接続される論理
回路の領域は図示が省略されている。該RAM１内にはメ
モリセルマトックス１１が設けられており、該RAM１の
アドレス信号入力端子Ａ０，Ａ１…Ａｎから入力される
アドレス信号はアドレスレジスタ１４，ロウデコーダ１
５を通してメモリセルマトリックス１１に入力されその
ロウアドレスを指定する。一方該メモリセルマトリック
ス１１にはライトアンプ１２とセンスアンプ１３が接続
されており、該ライトアンプ１２の入力側には書込みデ
ータが入力されるデータ入力端子ｉ００，ｉ０１…ｉ
ｌｍが設けられ、一方該センスアンプ１３の出力側には
読出しデータが出力されるデータ出力端子Ｄ００，Ｄ
０１…Ｄｌｍが設けられる。
集積回路のチップであって、該RAM１と接続される論理
回路の領域は図示が省略されている。該RAM１内にはメ
モリセルマトックス１１が設けられており、該RAM１の
アドレス信号入力端子Ａ０，Ａ１…Ａｎから入力される
アドレス信号はアドレスレジスタ１４，ロウデコーダ１
５を通してメモリセルマトリックス１１に入力されその
ロウアドレスを指定する。一方該メモリセルマトリック
ス１１にはライトアンプ１２とセンスアンプ１３が接続
されており、該ライトアンプ１２の入力側には書込みデ
ータが入力されるデータ入力端子ｉ００，ｉ０１…ｉ
ｌｍが設けられ、一方該センスアンプ１３の出力側には
読出しデータが出力されるデータ出力端子Ｄ００，Ｄ
０１…Ｄｌｍが設けられる。
上述したような構成のRAM１に対し試験用のデータを書
込むために該ライトアンプ１２に対応して試験用データ
書込み用のシフトレジスタ２２が、一方該RAM１から試
験用のデータを読出すために該センスアンプ１３に対応
して試験用データ読出し用のシフトレジスタ２３が設け
られる。
込むために該ライトアンプ１２に対応して試験用データ
書込み用のシフトレジスタ２２が、一方該RAM１から試
験用のデータを読出すために該センスアンプ１３に対応
して試験用データ読出し用のシフトレジスタ２３が設け
られる。
そして先ず試験用のデータを書込む場合には、外部端子
SDINから該シフトレジスタ２２のシリアルデータ入力端
子SDを通して該シフトレジスタ２２に所定ビットの試験
用データが順次入力される。すなわち、該シフトレジス
タ２２は外部端子CKから該シフトレジスタ２２に入力さ
れるクロック信号に応じて、該シリアルデータ入力端子
SDから入力される試験用データを順次右方向にシフトさ
せ、該シフトレジスタ２２の段数に応じた所定ビット数
の試験用データが該シフトレジスタ２２に入力される。
SDINから該シフトレジスタ２２のシリアルデータ入力端
子SDを通して該シフトレジスタ２２に所定ビットの試験
用データが順次入力される。すなわち、該シフトレジス
タ２２は外部端子CKから該シフトレジスタ２２に入力さ
れるクロック信号に応じて、該シリアルデータ入力端子
SDから入力される試験用データを順次右方向にシフトさ
せ、該シフトレジスタ２２の段数に応じた所定ビット数
の試験用データが該シフトレジスタ２２に入力される。
このようにして該シフトレジスタ２２に入力された試験
用データは該シフトレジスタ２２のデータ出力端子Ｑ
００，Ｑ０１…Ｑｌｍおよび該RAM１のデータ入力端子
ｉ00，ｉ０１…ｉｌｍを通してライトアンプ１２、更に
はメモリセルマトリックス１１に入力される。そして外
部端子WEから該RAM１に対し書込み制御信号が入力され
ることにより所定アドレスのメモリセルに上記試験用デ
ータが書込まれる。
用データは該シフトレジスタ２２のデータ出力端子Ｑ
００，Ｑ０１…Ｑｌｍおよび該RAM１のデータ入力端子
ｉ00，ｉ０１…ｉｌｍを通してライトアンプ１２、更に
はメモリセルマトリックス１１に入力される。そして外
部端子WEから該RAM１に対し書込み制御信号が入力され
ることにより所定アドレスのメモリセルに上記試験用デ
ータが書込まれる。
なお２７は、上述した試験用データの出力と通常動作時
の書込みデータの出力とを切換える切換回路であって、
例えば外部端子CNTから入力されるコントロール信号が
ロウレベルのときには該シフトレジスタ２２から入力さ
れる試験用データを出力させ、一方該コントロール信号
がハイレベルのときには、論理回路側から入力される通
常動作時の書込みデータを出力させる。なおこの種の切
換回路は、アドレスレジスタ１４およびロウデコーダ１
５に入力されるクロック信号の供給回路およびロウデコ
ーダ１５に入力される書込み制御信号の供給回路にも挿
入されており（それぞれ符号２５，２６で示す）、切換
回路２５は上記コントロール信号に応じて外部端子CKか
ら供給される試験時のクロック信号又は外部端子UCKか
ら供給される通常動作時のクロック信号を出力し、一方
切換回路２６は上記コントロール信号に応じて外部端子
WEから供給される試験時の書込み制御信号又は外部端子
UWEから供給される通常動作時の書込み制御信号を出力
する。
の書込みデータの出力とを切換える切換回路であって、
例えば外部端子CNTから入力されるコントロール信号が
ロウレベルのときには該シフトレジスタ２２から入力さ
れる試験用データを出力させ、一方該コントロール信号
がハイレベルのときには、論理回路側から入力される通
常動作時の書込みデータを出力させる。なおこの種の切
換回路は、アドレスレジスタ１４およびロウデコーダ１
５に入力されるクロック信号の供給回路およびロウデコ
ーダ１５に入力される書込み制御信号の供給回路にも挿
入されており（それぞれ符号２５，２６で示す）、切換
回路２５は上記コントロール信号に応じて外部端子CKか
ら供給される試験時のクロック信号又は外部端子UCKか
ら供給される通常動作時のクロック信号を出力し、一方
切換回路２６は上記コントロール信号に応じて外部端子
WEから供給される試験時の書込み制御信号又は外部端子
UWEから供給される通常動作時の書込み制御信号を出力
する。
次に該RAMからの試験用データの読出し時には、該メモ
リセルマトリックス１１の所定アドレスから読出された
データ（なお読出し側では上記書込み制御信号がロウレ
ベルで書込みが行われた場合には、該書込み制御信号が
ハイレベルになると読出しが行われる）がセンスアンプ
１３更には該RAM１のデータ出力端子Ｄ００，Ｄ０１…
Ｄｌｍおよびシフトレジスタ２３のパラレルデータ入力
端子PD00，PD01…PDlmを通して、該シフトレジスタ２３
の各段に並列的にロード（データセット）される。なお
該ロードを行うときには、該シフトレジスタ２３には外
部端子S/L（すなわちシフト／ロードコントロール端
子）から例えばハイレベルのコントロール信号が供給さ
れこれによって該読出しデータのロードが行われる。な
お該シフトレジスタ２３にはこのロード（データセッ
ト）動作を行うためにクロック信号も入力されるが、図
面中には該クロック信号の供給回路は守略されている。
リセルマトリックス１１の所定アドレスから読出された
データ（なお読出し側では上記書込み制御信号がロウレ
ベルで書込みが行われた場合には、該書込み制御信号が
ハイレベルになると読出しが行われる）がセンスアンプ
１３更には該RAM１のデータ出力端子Ｄ００，Ｄ０１…
Ｄｌｍおよびシフトレジスタ２３のパラレルデータ入力
端子PD00，PD01…PDlmを通して、該シフトレジスタ２３
の各段に並列的にロード（データセット）される。なお
該ロードを行うときには、該シフトレジスタ２３には外
部端子S/L（すなわちシフト／ロードコントロール端
子）から例えばハイレベルのコントロール信号が供給さ
れこれによって該読出しデータのロードが行われる。な
お該シフトレジスタ２３にはこのロード（データセッ
ト）動作を行うためにクロック信号も入力されるが、図
面中には該クロック信号の供給回路は守略されている。
次いで該シフトレジスタ２３にロードされた読出しデー
タは、そのデータ出力端子Ｑｌｍから外部端子ＤＯＵＴ
に対し順次出力される。すなわちこの場合には、上記外
部端子S/Lから上記シフトレジスタ２３に供給されるコ
ントロール信号を例えばロウレベルとすることにより、
該シフトレジスタ２３は、該シフトレジスタ２３に入力
されるクロック信号（該クロック信号の供給回路は上述
したように図示が省略されている）に応じて該ロードさ
れた読出しデータを順次右方向にシフトさせ、そのデー
タ出力端子Ｑｌｍから順次出力させる。なおこのシフト
レジスタ２３にはシリアルデータ入力端子（シフトレジ
スタ２２の端子SDに相当するもので図示は省略されてい
る）も設けられており、上記読出しデータのシフト動作
中は、該シリアルデータ入力端子から入力されるデータ
は固定される。（例えばハイレベルのままとしてお
く。）なお該RAM１のデータ出力端子Ｄ００，Ｄ０１…
Ｄｌｍからは通常動作時の読出しデータも出力されるも
のであり、該読出しデータは例えば論理回路側へ送られ
る。
タは、そのデータ出力端子Ｑｌｍから外部端子ＤＯＵＴ
に対し順次出力される。すなわちこの場合には、上記外
部端子S/Lから上記シフトレジスタ２３に供給されるコ
ントロール信号を例えばロウレベルとすることにより、
該シフトレジスタ２３は、該シフトレジスタ２３に入力
されるクロック信号（該クロック信号の供給回路は上述
したように図示が省略されている）に応じて該ロードさ
れた読出しデータを順次右方向にシフトさせ、そのデー
タ出力端子Ｑｌｍから順次出力させる。なおこのシフト
レジスタ２３にはシリアルデータ入力端子（シフトレジ
スタ２２の端子SDに相当するもので図示は省略されてい
る）も設けられており、上記読出しデータのシフト動作
中は、該シリアルデータ入力端子から入力されるデータ
は固定される。（例えばハイレベルのままとしてお
く。）なお該RAM１のデータ出力端子Ｄ００，Ｄ０１…
Ｄｌｍからは通常動作時の読出しデータも出力されるも
のであり、該読出しデータは例えば論理回路側へ送られ
る。
以上は主としてRAM１の試験時において該RAM１に試験用
のデータを書込む回路および該RAM１から試験用のデー
タを読出す回路（すなわち概略的にいえば、試験用の外
部端子を節約するために、試験用データを書込むための
ライトアンプ側および該データを読出すためのセンスア
ンプ側にそれぞれ対応させて、試験用データ書込み用お
よび試験用データ読出し用のシフトレジスタを設ける）
について説明したが、該試験用データを書込み又は読出
す場合のアドレスを指定するアドレス信号供給回路にも
シフトレジスタ２４を設け、アドレス入力用の外部端子
ADINからアドレス信号を順次入力させる（上記シフトレ
ジスタ２２と同様にして）ようにすれば、アドレス信号
供給側に設けられる試験用の外部端子の数も最小限にし
うることは言うまでもない。なおこのアドレス信号供給
側にも所定の切換回路２８を設け、該シフトレジスタ２
４から入力される試験時のアドレス信号と、論理回路側
から入力される通常動作時のアドレス信号とを外部端子
CNTからのコントロール信号により切換えてRAM１側に入
力させるようにすることもできる。
のデータを書込む回路および該RAM１から試験用のデー
タを読出す回路（すなわち概略的にいえば、試験用の外
部端子を節約するために、試験用データを書込むための
ライトアンプ側および該データを読出すためのセンスア
ンプ側にそれぞれ対応させて、試験用データ書込み用お
よび試験用データ読出し用のシフトレジスタを設ける）
について説明したが、該試験用データを書込み又は読出
す場合のアドレスを指定するアドレス信号供給回路にも
シフトレジスタ２４を設け、アドレス入力用の外部端子
ADINからアドレス信号を順次入力させる（上記シフトレ
ジスタ２２と同様にして）ようにすれば、アドレス信号
供給側に設けられる試験用の外部端子の数も最小限にし
うることは言うまでもない。なおこのアドレス信号供給
側にも所定の切換回路２８を設け、該シフトレジスタ２
４から入力される試験時のアドレス信号と、論理回路側
から入力される通常動作時のアドレス信号とを外部端子
CNTからのコントロール信号により切換えてRAM１側に入
力させるようにすることもできる。
上述したように、第３図に示される回路においては、RA
M１のライトアンプ側およびセンスアンプ側にそれぞれ
試験用データ書込み用および試験用データ読出し用のシ
フトレジスタを設けることにより、試験用として用いら
れる外部端子（テスト端子）の個数を節約することがで
きるが、この場合、上記書込み用のシフトレジスタおよ
び読出し用のシフトレジスタとしてそれぞれ別個のシフ
トレジスタが（すなわち２組）設けられており、したが
って特にRAMビット数が多にような場合には、それによ
って大巾に素子数が増加し、その占める面積も増加して
それだけ該半導体集積回路の集積度が低下するという問
題点があった。
M１のライトアンプ側およびセンスアンプ側にそれぞれ
試験用データ書込み用および試験用データ読出し用のシ
フトレジスタを設けることにより、試験用として用いら
れる外部端子（テスト端子）の個数を節約することがで
きるが、この場合、上記書込み用のシフトレジスタおよ
び読出し用のシフトレジスタとしてそれぞれ別個のシフ
トレジスタが（すなわち２組）設けられており、したが
って特にRAMビット数が多にような場合には、それによ
って大巾に素子数が増加し、その占める面積も増加して
それだけ該半導体集積回路の集積度が低下するという問
題点があった。
本発明はかかる問題点を解決するためになされたもの
で、該読出し用および書込み用のシフトレジスタを別個
のものとすることなく、共通のシフトレジスタを該試験
用データの書込み時および読出し時に兼用して使用する
ことにより、１組のシフトレジスタのみによって該書込
みおよび読出しを行わせるようにしたものである。
で、該読出し用および書込み用のシフトレジスタを別個
のものとすることなく、共通のシフトレジスタを該試験
用データの書込み時および読出し時に兼用して使用する
ことにより、１組のシフトレジスタのみによって該書込
みおよび読出しを行わせるようにしたものである。
すなわち上記問題点を解決するために、本発明によれ
ば、メモリ部および論理回路部を有し、かつシリアルデ
ータ入力端子、パラレルデータ入力端子、およびデータ
出力端子を有するシフトレジスタが設けられ、該論理回
路部と該シフトレジスタのデータ出力端子とが切換回路
を介して該メモリ部のデータ入力端子に接続され、該メ
モリ部のデータ出力端子は該論理回路部と該シフトレジ
スタのパラレルデータ入力端子とに接続されており、 これにより該メモリ部への通常データの書込み、読出し
と該論理回路部および該切換回路を介して行われ、 また該メモリ部への試験用データの書込み時には、該切
換回路により該論理回路部と該メモリ部のデータ入力端
子との接続を断ち、該メモリ部のデータ入力端子と該シ
フトレジスタのデータ出力端子とを接続することによっ
て、該シリアルデータ入力端子から該シフトレジスタの
各段に順次外部から入力された試験用データが、該シフ
トレジスタの各データ出力端子からそれぞれ該メモリ部
のデータ入力端子に入力され、 一方該メモリ部からの試験用データの読出し時には、該
メモリ部から読出されたデータが該メモリ部の各データ
出力端子からそれぞれ該シフトレジスタのパラレルデー
タ入力端子にロードされ、このようにして該シフトレジ
スタにロードされたデータが該シフトレジスタのデータ
出力端子から順次外部へ出力されることを特徴とする、
メモリを内蔵した半導体集積回路が提供される。
ば、メモリ部および論理回路部を有し、かつシリアルデ
ータ入力端子、パラレルデータ入力端子、およびデータ
出力端子を有するシフトレジスタが設けられ、該論理回
路部と該シフトレジスタのデータ出力端子とが切換回路
を介して該メモリ部のデータ入力端子に接続され、該メ
モリ部のデータ出力端子は該論理回路部と該シフトレジ
スタのパラレルデータ入力端子とに接続されており、 これにより該メモリ部への通常データの書込み、読出し
と該論理回路部および該切換回路を介して行われ、 また該メモリ部への試験用データの書込み時には、該切
換回路により該論理回路部と該メモリ部のデータ入力端
子との接続を断ち、該メモリ部のデータ入力端子と該シ
フトレジスタのデータ出力端子とを接続することによっ
て、該シリアルデータ入力端子から該シフトレジスタの
各段に順次外部から入力された試験用データが、該シフ
トレジスタの各データ出力端子からそれぞれ該メモリ部
のデータ入力端子に入力され、 一方該メモリ部からの試験用データの読出し時には、該
メモリ部から読出されたデータが該メモリ部の各データ
出力端子からそれぞれ該シフトレジスタのパラレルデー
タ入力端子にロードされ、このようにして該シフトレジ
スタにロードされたデータが該シフトレジスタのデータ
出力端子から順次外部へ出力されることを特徴とする、
メモリを内蔵した半導体集積回路が提供される。
上記構成によれば、該メモリ部に対する試験用データの
書込み時には、該シフトレジスタのシフト動作により該
シリアルデータ入力端子から該シフトレジスタの各段に
順次入力された試験用データが該シフトレジスタの各デ
ータ出力端子からそれぞれ該メモリ部のデータ入力端子
に入力される。
書込み時には、該シフトレジスタのシフト動作により該
シリアルデータ入力端子から該シフトレジスタの各段に
順次入力された試験用データが該シフトレジスタの各デ
ータ出力端子からそれぞれ該メモリ部のデータ入力端子
に入力される。
一方、該メモリ部からの試験用データの読出し時には、
該メモリ部から読出されたデータが先ず該シフトレジス
タのロード動作により該メモリ部の各データ出力端子か
らそれぞれ該シフトレジスタのパラレルデータ入力端子
にロードされ、このようにして該シフトレジスタにロー
ドされたデータは、次いで該シフトレジスタのシフト動
作により該シフトレジスタのデータ出力端子から順次出
力される。
該メモリ部から読出されたデータが先ず該シフトレジス
タのロード動作により該メモリ部の各データ出力端子か
らそれぞれ該シフトレジスタのパラレルデータ入力端子
にロードされ、このようにして該シフトレジスタにロー
ドされたデータは、次いで該シフトレジスタのシフト動
作により該シフトレジスタのデータ出力端子から順次出
力される。
なお該シフトレジスタのシフト動作とロード動作との切
換えは、該シフトレジスタに供給されるシフト／ロード
コントロール信号によって行われる。
換えは、該シフトレジスタに供給されるシフト／ロード
コントロール信号によって行われる。
第１図は、実施例の実施例として、メモリ部としてRAM
を内蔵した半導体集積回路において、該RAMと該RAMに対
する試験回路部分を示すもので、上述した第３図の回路
と共通する部分は第３図と同一の符号で示されている。
を内蔵した半導体集積回路において、該RAMと該RAMに対
する試験回路部分を示すもので、上述した第３図の回路
と共通する部分は第３図と同一の符号で示されている。
そして第１図に示される回路が第３図の回路と相違する
点は、試験用データの書込み用および読出し用として共
通のシフトレジスタ２１を用い、該シフトレジスタ２１
の各データ出力端子Ｑ００，Ｑ０１…Ｑｌｍは前記切換
回路２７，２７…を介してRAM１のデータ入力端子ｉ
００，ｉ０１…ｉｌｍに接続し、また該シフトレジスタ
２１のパラレルデータ入力端子PD00，PD01…PDlmをRAM
１のデータ出力端子Ｄ００，Ｄ０１…Ｄｌｍに接続した
点である。なお該シフトレジスタ２１には外部端子SDIN
に接続されたシリアルデータ入力端子SDを有しており、
更に該シフトレジスタ２１には外部端子CKからクロック
信号が、また外部端子S/Lからシフト／ロードコントロ
ール信号が供給され、またデータ出力端子Ｑｌｍは外部
端子ＤＯＵＴに接続される。
点は、試験用データの書込み用および読出し用として共
通のシフトレジスタ２１を用い、該シフトレジスタ２１
の各データ出力端子Ｑ００，Ｑ０１…Ｑｌｍは前記切換
回路２７，２７…を介してRAM１のデータ入力端子ｉ
００，ｉ０１…ｉｌｍに接続し、また該シフトレジスタ
２１のパラレルデータ入力端子PD00，PD01…PDlmをRAM
１のデータ出力端子Ｄ００，Ｄ０１…Ｄｌｍに接続した
点である。なお該シフトレジスタ２１には外部端子SDIN
に接続されたシリアルデータ入力端子SDを有しており、
更に該シフトレジスタ２１には外部端子CKからクロック
信号が、また外部端子S/Lからシフト／ロードコントロ
ール信号が供給され、またデータ出力端子Ｑｌｍは外部
端子ＤＯＵＴに接続される。
かかる構成において先ず試験用のデータを書込む場合に
は、該シフトレジスタ２１に供給されるシフト／ロード
コントロール信号を例えばロウレベルとする。このとき
該シフトレジスタ２１は外部端子CKからクロック信号が
供給される度に、該シリアルデータ入力端子SDから入力
される試験用データを順次右方向にシフトさせ、該シフ
トレジスタ２１の段数に応じた所定ビット数の試験用デ
ータが該シフトレジスタ２１に入力される。
は、該シフトレジスタ２１に供給されるシフト／ロード
コントロール信号を例えばロウレベルとする。このとき
該シフトレジスタ２１は外部端子CKからクロック信号が
供給される度に、該シリアルデータ入力端子SDから入力
される試験用データを順次右方向にシフトさせ、該シフ
トレジスタ２１の段数に応じた所定ビット数の試験用デ
ータが該シフトレジスタ２１に入力される。
このようにして該シフトレジスタ２１に入力された試験
用データは、以後は第３図の回路と同様に、該シフトレ
ジスタ２１のデータ出力端子Ｑ００，Ｑ０１…Ｑｌｍお
よび該RAM１のデータ入力端子ｉ００，ｉ０１…ｉｌｍ
を通してライトアンプ１２、更にはメモリセルマトリッ
クス１１に入力され、書込み制御信号が入力されること
により所定アドレスのメモリセルに上記試験用データが
書込まれる。
用データは、以後は第３図の回路と同様に、該シフトレ
ジスタ２１のデータ出力端子Ｑ００，Ｑ０１…Ｑｌｍお
よび該RAM１のデータ入力端子ｉ００，ｉ０１…ｉｌｍ
を通してライトアンプ１２、更にはメモリセルマトリッ
クス１１に入力され、書込み制御信号が入力されること
により所定アドレスのメモリセルに上記試験用データが
書込まれる。
また該RAMからの試験用データ読出し時には、該メモリ
セルマトリックス１１の所定アドレスから読出されたデ
ータが、センスアンプ１３、更には該RAM１のデータ出
力端子Ｄ００，Ｄ０１…Ｄｌｍおよび該シフトレジスタ
２１のパラレルデータ入力端子PD00，PD01…PDlmを通し
て、該シフトレジスタ２１の各段に並列的にロードされ
る。そして該シフトレジスタ２１にかかるロード動作を
行わせるときには、外部端子S/Lから該シフトレジスタ
２１に供給されるシフト／ロードコントロール信号が例
えばハイレベルとされ、更に外部端子CKから該シフトレ
ジスタ２１にクロック信号が供給されることにより上記
データのロード動作が行われる。
セルマトリックス１１の所定アドレスから読出されたデ
ータが、センスアンプ１３、更には該RAM１のデータ出
力端子Ｄ００，Ｄ０１…Ｄｌｍおよび該シフトレジスタ
２１のパラレルデータ入力端子PD00，PD01…PDlmを通し
て、該シフトレジスタ２１の各段に並列的にロードされ
る。そして該シフトレジスタ２１にかかるロード動作を
行わせるときには、外部端子S/Lから該シフトレジスタ
２１に供給されるシフト／ロードコントロール信号が例
えばハイレベルとされ、更に外部端子CKから該シフトレ
ジスタ２１にクロック信号が供給されることにより上記
データのロード動作が行われる。
このようにして該シフトレジスタ２１にロードされた読
出しデータは、そのデータ出力端子Ｑｌｍから外部端子
ＤＯＵＴに順次出力される。この場合には該シフトレジ
スタ２１に供給されるシフト／ロードコントロール信号
を再びロウレベルに切換える。これによって該シフトレ
ジスタ２１は外部端子CKからクロック信号が供給される
度に、該ロードされた読出しデータを順次右方向にシフ
トさせ、そのデータ出力端子Ｑｌｍから外部端子Ｄ
ＯＵＴに対し順次読職出しデータを出力させる。なおこ
のシフト動作中は、該シフトレジスタ２１のシリアルデ
ータ入力端子SDから入力されるデータは例えばハイレベ
ルのままに固定しておく。
出しデータは、そのデータ出力端子Ｑｌｍから外部端子
ＤＯＵＴに順次出力される。この場合には該シフトレジ
スタ２１に供給されるシフト／ロードコントロール信号
を再びロウレベルに切換える。これによって該シフトレ
ジスタ２１は外部端子CKからクロック信号が供給される
度に、該ロードされた読出しデータを順次右方向にシフ
トさせ、そのデータ出力端子Ｑｌｍから外部端子Ｄ
ＯＵＴに対し順次読職出しデータを出力させる。なおこ
のシフト動作中は、該シフトレジスタ２１のシリアルデ
ータ入力端子SDから入力されるデータは例えばハイレベ
ルのままに固定しておく。
なお上記第１図の実施例にも示されるように、シフトレ
ジスタ２１のデータ出力端子およびパラレルデータ入力
端子をそれぞれRAMのデータ入力端子およびデータ出力
端子に接続するにあたっては、該シフトレジスタ２１の
１段目（１ビット目）のデータ出力端子Ｑ００をRAMの
１ビット目のデータ入力端子ｉ００に接続し、一方該シ
フトレジスタ２１の１段目（１ビット目）のパラレルデ
ータ入力端子PD00をRAMの１ビット目のデータ出力端子
Ｄ００に接続し、以下同様にして該シフトレジスタ２１
の各段において書き込みデータのビット順序と読出しデ
ータのビット順序とを対応するように接続することが試
験を行う上が好都合である。
ジスタ２１のデータ出力端子およびパラレルデータ入力
端子をそれぞれRAMのデータ入力端子およびデータ出力
端子に接続するにあたっては、該シフトレジスタ２１の
１段目（１ビット目）のデータ出力端子Ｑ００をRAMの
１ビット目のデータ入力端子ｉ００に接続し、一方該シ
フトレジスタ２１の１段目（１ビット目）のパラレルデ
ータ入力端子PD00をRAMの１ビット目のデータ出力端子
Ｄ００に接続し、以下同様にして該シフトレジスタ２１
の各段において書き込みデータのビット順序と読出しデ
ータのビット順序とを対応するように接続することが試
験を行う上が好都合である。
第２図は、上記第１図におけるシフトレジスタ２１の具
体例を示すもので、特に該シフトレジスタ２１の１段目
（１ビット目）２１０についてその具体例が示されてお
り、以後の段２１１…以下もこ に準じて構成される。
体例を示すもので、特に該シフトレジスタ２１の１段目
（１ビット目）２１０についてその具体例が示されてお
り、以後の段２１１…以下もこ に準じて構成される。
すなわち該シフトレジスタ２１の１段目２１０には、ア
ンドゲートＡ１，Ａ２とオアゲートＢ１とＤフリップフ
ロッブ２１０２とが設けられ、該アンドゲートＡ１には
パラレルデータ入力端子PD00回路からの信号が直接入力
されるとともに外部端子S/Lからのシフト／ロードコン
トロール信号がインバータＣ１，Ｃ２およびＬ０点を介
して入力される。一方アンドゲートＡ２にはシリアルデ
ータ入力端子SDからの信号が直接入力されるとともに該
シフト／ロードコントロール信号がインバータＣ１およ
び０点を介して入力される。そして該アンドゲートＡ
１，Ａ２の出力はそれぞれオアゲートＢ１に入力され、
該オアーゲートＢ１の出力はＤフップフロッブ２１０２
のデータ入力端子Ｂに入力される。なお該フリップフロ
ップ２１０２の出力端子Ｑにはデータ出力端子Ｑ００が
接続されるとともに、該出力端子Ｑは次段２１１に設け
られるアンドゲートＡ２のシリアルデータ入力端子SDに
接続される。更に該Ｄフリップフロップ２１０２のクロ
ック端子CKには外部端子CKからのクロック信号がインバ
ータＣ３，Ｃ４およびCK０点を通して供給される。
ンドゲートＡ１，Ａ２とオアゲートＢ１とＤフリップフ
ロッブ２１０２とが設けられ、該アンドゲートＡ１には
パラレルデータ入力端子PD00回路からの信号が直接入力
されるとともに外部端子S/Lからのシフト／ロードコン
トロール信号がインバータＣ１，Ｃ２およびＬ０点を介
して入力される。一方アンドゲートＡ２にはシリアルデ
ータ入力端子SDからの信号が直接入力されるとともに該
シフト／ロードコントロール信号がインバータＣ１およ
び０点を介して入力される。そして該アンドゲートＡ
１，Ａ２の出力はそれぞれオアゲートＢ１に入力され、
該オアーゲートＢ１の出力はＤフップフロッブ２１０２
のデータ入力端子Ｂに入力される。なお該フリップフロ
ップ２１０２の出力端子Ｑにはデータ出力端子Ｑ００が
接続されるとともに、該出力端子Ｑは次段２１１に設け
られるアンドゲートＡ２のシリアルデータ入力端子SDに
接続される。更に該Ｄフリップフロップ２１０２のクロ
ック端子CKには外部端子CKからのクロック信号がインバ
ータＣ３，Ｃ４およびCK０点を通して供給される。
かかる構成によれば、外部端子S/Lから入力されるシフ
ト／ロードコントロール信号がロウレベルのときは、該
シフトレジスタはシフト動作を行い、クロック信号CKが
入力される度にシリアルデータ入力端子SDから順次デー
タを入力させるとともに、各段にセットされているデー
タを順次右方向にシフトさせる。
ト／ロードコントロール信号がロウレベルのときは、該
シフトレジスタはシフト動作を行い、クロック信号CKが
入力される度にシリアルデータ入力端子SDから順次デー
タを入力させるとともに、各段にセットされているデー
タを順次右方向にシフトさせる。
一方外部端子S/Lから入力されるシフト／ロードコント
ロール信号がハイレベルのときは、該シフトレジスタは
各段のパラレルデータ入力端子から入力されるデータを
ロード（セット）する動作を行い、クロック信号CKの入
力に伴って各段のパラレルデータ入力端子から並列的に
入力されるデータをその段のＤフリップフロップにセッ
トする。
ロール信号がハイレベルのときは、該シフトレジスタは
各段のパラレルデータ入力端子から入力されるデータを
ロード（セット）する動作を行い、クロック信号CKの入
力に伴って各段のパラレルデータ入力端子から並列的に
入力されるデータをその段のＤフリップフロップにセッ
トする。
なお第３図に示されるシフトレジスタ２３も該シフトレ
ジスタ２１と同一の構成とされており、同じく第３図に
示されるシフトレジスタ２２およびアドレス入力側のシ
フトレジスタ２４はシフト動作のみを行うものであるか
ら、該第２図に示される回路中、その各段にはアンドゲ
ートＡ１，Ａ２およびオアゲートＢ１からなる部分２１
０１はなく、シリアルデータ入力端子SDが直接、Ｄフリ
ップフロップ２１０２のデータ入力端子Ｄに接続され
る。
ジスタ２１と同一の構成とされており、同じく第３図に
示されるシフトレジスタ２２およびアドレス入力側のシ
フトレジスタ２４はシフト動作のみを行うものであるか
ら、該第２図に示される回路中、その各段にはアンドゲ
ートＡ１，Ａ２およびオアゲートＢ１からなる部分２１
０１はなく、シリアルデータ入力端子SDが直接、Ｄフリ
ップフロップ２１０２のデータ入力端子Ｄに接続され
る。
本発明によれば、内部に擁するメモリの入力側および出
力側がともに論理回路に接続されて通常動作を行なう半
導体集積回路における該メモリの機能を、外部からの試
験用データで試験するように構成したものにおいて、共
通のシフトレジスタを該試験用データの書込み時および
読出し時に兼用して使用することができるから、特にRA
Mのビット数が多い場合でもそれによる素子数の増加、
更にはその占める面積の増加が少くて済み、この種のRA
Mを内蔵した半導体集積回路の集積度を向上させること
ができる。
力側がともに論理回路に接続されて通常動作を行なう半
導体集積回路における該メモリの機能を、外部からの試
験用データで試験するように構成したものにおいて、共
通のシフトレジスタを該試験用データの書込み時および
読出し時に兼用して使用することができるから、特にRA
Mのビット数が多い場合でもそれによる素子数の増加、
更にはその占める面積の増加が少くて済み、この種のRA
Mを内蔵した半導体集積回路の集積度を向上させること
ができる。
第１図は、本発明の１実施例としての、メモリを内蔵し
た半導体集積回路における該メモリの試験回路部分を示
すブロック図、 第２図は、第１図におけるシフトレジスタ２１の具体例
を示す回路図、 第３図は、従来技術としての、メモリを内蔵した半導体
集積回路における該メモリの試験回路部分を示すブロッ
ク図、 第４図は、この種のメモリを内蔵した半導体集積回路の
全体構成を概略的に例示する図である。 （符号の説明） １……RAM、１１……メモリセルマトリックス、１２…
…ライトアンプ、１３……センスアンプ、１４……アド
レスレジスタ、１５……ロウデコーダ、 ２１，２２，２３，２４……シフトレジスタ、 ２５，２６，２７，２８……切換回路、 ３……論理回路領域、４……半導体集積回路のチップ、
５……入出力回路。
た半導体集積回路における該メモリの試験回路部分を示
すブロック図、 第２図は、第１図におけるシフトレジスタ２１の具体例
を示す回路図、 第３図は、従来技術としての、メモリを内蔵した半導体
集積回路における該メモリの試験回路部分を示すブロッ
ク図、 第４図は、この種のメモリを内蔵した半導体集積回路の
全体構成を概略的に例示する図である。 （符号の説明） １……RAM、１１……メモリセルマトリックス、１２…
…ライトアンプ、１３……センスアンプ、１４……アド
レスレジスタ、１５……ロウデコーダ、 ２１，２２，２３，２４……シフトレジスタ、 ２５，２６，２７，２８……切換回路、 ３……論理回路領域、４……半導体集積回路のチップ、
５……入出力回路。
フロントページの続き (56)参考文献 特開 昭57−201936（ＪＰ，Ａ) 特開 昭58−205993（ＪＰ，Ａ) 特開 昭52−124827（ＪＰ，Ａ) 特開 昭51−147225（ＪＰ，Ａ) 特開 昭56−13585（ＪＰ，Ａ) 特開 昭58−105495（ＪＰ，Ａ) 特開 昭59−119597（ＪＰ，Ａ) 特開 昭57−208697（ＪＰ，Ａ) 特公 昭54−15650（ＪＰ，Ｂ１)
Claims (1)
- 【請求項１】メモリ部および論理回路部を有し、かつシ
リアルデータ入力端子、パラレルデータ入力端子、およ
びデータ出力端子を有するシフトレジスタが設けられ、
該論理回路部と該シフトレジスタのデータ出力端子とが
切換回路を介して該メモリ部のデータ入力端子に接続さ
れ、該メモリ部のデータ出力端子は該論理回路部と該シ
フトレジスタのパラレルデータ入力端子とに接続されて
おり、 これにより該メモリ部への通常データの書込み、読出し
と該論理回路部および該切換回路を介して行われ、 また該メモリ部への試験用データの書込み時には、該切
換回路により該論理回路部と該メモリ部のデータ入力端
子との接続を断ち、該メモリ部のデータ入力端子と該シ
フトレジスタのデータ出力端子とを接続することによっ
て、該シリアルデータ入力端子から該シフトレジスタの
各段に順次外部から入力された試験用データが、該シフ
トレジスタの各データ出力端子からそれぞれ該メモリ部
のデータ入力端子に入力され、 一方該メモリ部からの試験用データの読出し時には、該
メモリ部から読出されたデータが該メモリ部の各データ
出力端子からそれぞれ該シフトレジスタのパラレルデー
タ入力端子にロードされ、このようにして該シフトレジ
スタにロードされたデータが該シフトレジスタのデータ
出力端子から順次外部へ出力されることを特徴とする、
メモリを内蔵した半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59265196A JPH0652640B2 (ja) | 1984-12-18 | 1984-12-18 | メモリを内蔵した半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59265196A JPH0652640B2 (ja) | 1984-12-18 | 1984-12-18 | メモリを内蔵した半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61144800A JPS61144800A (ja) | 1986-07-02 |
| JPH0652640B2 true JPH0652640B2 (ja) | 1994-07-06 |
Family
ID=17413875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59265196A Expired - Fee Related JPH0652640B2 (ja) | 1984-12-18 | 1984-12-18 | メモリを内蔵した半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652640B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009070456A (ja) * | 2007-09-12 | 2009-04-02 | Renesas Technology Corp | 半導体記憶装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63155500A (ja) * | 1986-12-19 | 1988-06-28 | Fujitsu Ltd | Ｌｓｉ内蔵ｒａｍ読み出し装置 |
| JPH02306500A (ja) * | 1989-05-19 | 1990-12-19 | Toshiba Micro Electron Kk | 半導体記憶装置のテスト回路 |
| JP3287539B2 (ja) * | 1996-11-13 | 2002-06-04 | 富士通株式会社 | テスト機構を有する処理システム |
| JP2001043700A (ja) | 1999-08-02 | 2001-02-16 | Fujitsu Ltd | 半導体記憶装置 |
| JP3816034B2 (ja) | 2002-07-16 | 2006-08-30 | 松下電器産業株式会社 | メモリ混載半導体集積回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147725A (en) * | 1975-06-14 | 1976-12-18 | Yuasa Battery Co Ltd | Laminated silver oxide battery |
| JPS52124827A (en) * | 1976-04-13 | 1977-10-20 | Nec Corp | Semiconductor memory unit |
| JPS57201936A (en) * | 1981-06-05 | 1982-12-10 | Nec Corp | Integrated logical circuit |
| JPS58205993A (ja) * | 1982-05-25 | 1983-12-01 | Fujitsu Ltd | Ｌｓｉ内蔵メモリのスキヤンテスト方法 |
-
1984
- 1984-12-18 JP JP59265196A patent/JPH0652640B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009070456A (ja) * | 2007-09-12 | 2009-04-02 | Renesas Technology Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61144800A (ja) | 1986-07-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |