JPH0375938A - カスタムｌｓｉ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はカスタムＬＳＩに係り、特にＣＰＵコア方式ス
タンダードセルカスタムＬＳＩに関する。

〔従来の技術〕

スタンダードセル方式カスタムＬＳＩの中でも特に、Ｃ
ＰＵコア方式と呼ばれるカスタムＬＳＩは、ＣＰＵや、
ＲＯＭ　（Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ）、ＲＡ
Ｍ　（Ｒａｎｄｏｍ　Ａｃ５ｅｓｓ　Ｍｅｍｏｒｙ）、
Ｉ１０ポート、シリアルＩ　／　Ｏ（Ｉｎｐｕｔｌｏｕ
ｔｐｕｔ）、タイマ等のＬＳ　Ｉ　（Ｌａｒｇｅ　５ｃ
ａｌｅ　Ｉｎｔｅｇｒａｔｅｄ）製造メーカが用意した
大規模セルを組み合わせることにより、またＬＳＩ製造
メーカが用意した基本ゲートセルを組み合わせてユーザ
独自の回路を設計しくこのような回路を以下、ユーザセ
ルと呼ぶ）、ユーザセルとメーカが用意した大規模セル
とを組み合わせることにより、ユーザは自分にあったマ
イクロコンピュータを自由に構成できる。

このヨウナマイクロコンピュータを、以下カスタムマイ
コンと呼ぶ。

さて、外部メモリやＩｌｏの拡張機能を有するＣＰＵを
カスタムマイコンの大規模セルと一つとして使用する場
合（カスタムマイコンのＣＰＵとして使用される大規模
セルを以下ＣＰＵコアと呼ぶ）、同一チップ上に組み合
わされたＣＰＵコア、及び他の大規模セルや基本ゲート
セルのテストは、通常外部拡張用のアドレスバス、デー
タバス（以下外部拡張バスと称す）から入力される命令
をＣＰＵコア内のインストラクションレジスタにより解
釈し、ＣＰＵコアや、他の大規模セル、ユーザセル等を
動作させることにより行っていた。

〔発明が解決しようとする課題〕

前述した外部拡張機能を有するカスタムマイコンに於て
、同一チップに組み合わされた、外部拡張アドレスバス
、データバスに接続されるユーザセルや、大規模セルを
テストする場合（外部拡張バスに接続するユーザセル及
び大規模セルを以下外部周辺セルと称す）、外部拡張バ
スから入力される命令をＣＰＵコアのインストラクショ
ンレジスタが取り込むことにより動作させていたため、
外部周辺セルを動作させる命令を実行させることにより
テストを実施する以外に方法が無いという欠点がある。

しかも、ＣＰＵコアが疑似スタティックＲＡＭを直接接
続するための疑似スタティックＲＡＭリフレッシュ機能
を内蔵し、かつ外部周辺セルに於いてリフレッシュパル
ス信号を使用している場合、リフレッシュパルスは通常
Ｓｍ　Ｓ　間に５００回程度とシステムクロックに比べ
、非常に長いサイクルで発生するため、外部周辺セルの
リフレッシュパルス信号を用いた機能をテストするテス
トバタンか冗長なものになってしまうという欠点があっ
た。またＣＰＵコアが、外部からのウェイト信号により
外部メモリアクセスサイクルにウェイトを挿入する機能
を備えていて、かつ外部周辺セルがＣＰＵコアに対して
ウェイト信号を出力するよう回路構成であった場合、ア
クセスサイクルに正しくウェイトが挿入されたかどうか
は、外部拡張バスから出力されているアドレス及びリー
ド信号またはライト信号が延びていることにより確かめ
るしか方法がなく、外部周辺セルから出力されているウ
ェイト信号をチップ外部から直接観測するためには端子
を一つ追加するしかないという欠点があった。

本発明の目的は、前記欠点が解決され、外部周辺セルの
リフレッシュパルス信号を用いた機能をテストするテス
トバタンか冗長なものにならず、外部周辺セルがウェイ
ト信号をＣＰＵコアに対し出力する場合、ウェイト信号
がチップ外部から直接観測できるようにしたカスタムＬ
ＳＩを提供することにある。

〔課題を解決するための手段〕

本発明のカスタムＬＳＩの構成は、テストモード信号に
よりＣＰＵコアと外部拡張バスとを分離する手段と、前
記手段で分離する時に前記外部拡−５＝ 張バスを介して外部周辺セルに対してチップ外部から信
号を入出力する手段と、前記ＣＰＵコアが疑似スタティ
ックＲＡＭ！Ｊフレッシュ機能を有スる場合には前記外
部拡張バスと前記ＣＰＵコアとの分離時に前記外部拡張
バスからリフレッシュパルス信号を入力する手段と、前
記ＣＰＵコアが外部からのウェイト信号により外部メモ
リアクセスサイクルにウェイトを挿入する機能を有する
場合には前記外部拡張バスと前記ＣＰＵコアとの分離時
に前記外部周辺セルからのウェイト信号を前記外部拡張
バスから前記チップ外部に出力する手段と、前記外部拡
張バスがアドレスとデータとのマルチプレックスバスで
ある場合には前記外部拡張バスト前記ＣＰＵコアとの分
離時にアドレスストローブ信号を前記外部拡張バスから
入力する手段とを備えていることを特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の第１の実施例のカスタムＬＳＩを示す
ブロック図である。第１図において、外６】 部拡張アドレスバス、データバス、リード信号。

ライト信号と、外部周辺セル３０との関係について述べ
である。また、第１図に於いては、アドレスバス、デー
タバスを、例として１ビツトで表しである。第１図に於
いてアドレス、データ、リード信号、ライト信号は図に
は示さないＣＰＵコアから出力される信号であり、外部
拡張バスとＣＰＵコアとの分離時に“ｌ”となるテスト
モード信号によってＣＰ’Ｕコアと分離される。

まず、通常動作について説明する。通常動作中は、テス
トモード信号は“Ｏ”となる。データライト時には、Ｃ
ＰＵコアから出力されたアドレス、データ、ライト信号
は、コントロール信号がＩＩ　ＯＩＩで、出力がハイイ
ンピーダンスとなり、ＩＩ　Ｉ　ＩＩでイネーブルとな
るバッファ（以下クロックドバッファと称す）１，９．
１８を介して、外部周辺セル３０をアクセスすると同時
にさらに、クロックドバッファ２，１１．１９を介して
、端子４，１３．２１から出力される。データリード時
には、リード信号は“１”　ライト信号は“０″となる
。従って、ＮＯＲゲート６はパ０”となり、クロックド
バッファ９はハイインピーダンス、バッファ１０は出力
イネーブルとなる。ここで外部周辺セル３０が選択され
たとすると、外部周辺セル３０は自分自身が選択された
か否かを示す信号である外部周辺セルセレクト信号２９
が１”となる。このとき、ＡＮＤゲート７、Ｎ。

Ｒゲート６はパ０″’　、ＡＮＤゲート２８は１″とな
り、ＯＲゲート８は１”、クロックドバッファ１１は出
力イネーブル状態、バッファ１２はハイインピーダンス
となり、外部周辺セル３０から出力されたデータはバッ
ファ１０を介して、ＣＰＵコアに対し読み込まれる。外
部周辺セル３０が選択されない場合、外部周辺セルセレ
クト信号２９は“０”、従ってＯＲゲート８は“Ｏ”と
なり、端子１３、クロックドバッファ１２．１０を介し
て、データが読み込まれる。

次に、テスト時の動作について説明する。テスト時には
テストモード信号は“１”となるので、クロックドバッ
ファ１，９．１４はハイインピーダンス状態となり、外
部拡張バスとＣＰＵコアは分離される。また、りμック
ドバッファ２，１５゜１９はハイインピーダンス状態、
バッファ３゜１６．２０はイネーブル状態であり、端子
４゜１７．２１からそれぞれアドレス、リード信号。

ライト信号が入力される。外部周辺セル３０に対するデ
ータライト時には、端子２１からライト信号がクロック
ドバッファ２０を介して外部周辺セル３０に対し入力さ
れる。このとき、端子１７から入力されるリード信号は
“′０”なので、ＡＮＤゲート７．２８、ＮＯＲゲート
６は“０”。従って、端子１３から入力されたデータが
外部周辺セル３０に対しライトされる。データリード時
には、端子１７からリード信号が入力される。するとＡ
ＮＤゲート７は“１”となり、クロックドバッファ１１
はイネーブル状態、バッファ１２はハイインピーダンス
状態となり、外部周辺セル３０からデータが端子１３か
らリードされる。

次に本発明の第２の実施例について説明する。

第２図は本発明の第２の実施例のカスタムＬＳＩ９− の一部を示すブロック図である。第２図において、外部
からのウェイト信号により外部アクセスサイクルにウェ
イトを挿入する機能を有するＣＰＵコアを使用し、外部
周辺セル５４が、ＣＰＵコアに対し、ウェイト信号を発
生する構成のカスタムマイコンについて示しである。通
常動作時はテストモード信号“０”であるから、端子５
０から入力されるウェイト信号と外部周辺セル５４から
のウェイト信号とのＯＲが、ＣＰＵコアに対し入力され
る。テスト動作時には、テストモード信号は“１″とな
り、クロックドバッファ５２はイネーブル状態となり、
外部周辺セル５４からのウェイト信号が端子５０から出
力される。

次に本発明の第３の実施例について説明する。

第３図は本発明の第３の実施例のカスタムＬＳＩを示す
ブロック図である。第３図においては、疑似スタティッ
クＲＡＭに対するリフレッシュパルス出力機能を有する
ＣＰＵコアのリフレッシュパルスを、外部周辺セル６６
内部で使用する構成のカスタムマイコンについて示しで
ある。通常動作−１０へ 時には、リフレッシュパルスが、外部周辺セル６６に対
して入力されると同時に、端子６５から出力される。テ
ストモード時にはテストモード信号は′“１′′となり
、クロックドバッファ６２はノ）イインピーダンス状態
となり、端子６５から外部周辺セルに対しリフレッシュ
パルスを入力できる。テストモード信号は、インバータ
６０を介し、クロックドバッファ６２を制御する。リフ
レッシュパルスは、バッファ６１を介して、クロックド
バッファ６２に入力される。バッファ６４は、インバー
タ６３を介した信号により制御される。

次に本発明の第４の実施例について説明する。

第４図は本発明の第４の実施例のカスタムＬＳＩを示す
ブロック図である。第４図において、外部拡張バスがア
ドレスバスとデータバスのマルチプレックスバスである
ＣＰＵコアについて示している。通常動作時には、アド
レスストローブ信号が、外部周辺セル７６に対し入力さ
れると同時に、端子７５からチップ外部に対し出力され
る。テスト動作時にはテストモード信号がＩＩ　Ｉ　Ｉ
Ｉとなり、端子７５は入力モードとなり、チップ外部か
らアドレスストローブ信号を入力することが可能となる
。

テストモード信号は、インバータ７０を介して、バッフ
ァ７１．７２を制御し、さらにインバータ７３を介して
、バッファ７４を制御する。

以上本発明の第１の実施例のカスタムＬＳＩは、外部メ
モ！、ｌｌ１０拡張機能を有するＣＰＵ、及びＩ１０ポ
ート、タイマ等の大規模セル及び基本ゲートセルを組み
合わせて構成されたセル（大規模セル及び基本ゲートセ
ルを組み合わせて構成されたセルを総称して以下周辺セ
ルと称す）を有し、前記周辺セルと前記ＣＰＵの外部メ
モ！ＪＩ１０拡張バスとを接続して同一チップ上に搭載
する構成のカスタムＬＳＩにおいて、前記カスタムＬＳ
Ｉのチップ外部より入力されるテストモード信号により
、前記外部メモ！ＪＩ１０拡張バスと前記ＣＰＵとを機
能的に分離する手段と、前記分離時に前記外部メモリＩ
１０拡張バスを介し前記カスタムＬＳＩのチップ外部か
ら前記外部メモ！Ｊ　Ｉ１０拡張バスに接続された周辺
セルに対し信号を入力する手段と、前記外部メモリ■／
○拡張バスを介して前記外部メモリエ／○拡張バスに接
続された周辺セルから前記カスタムＬＳＩのチップ外部
に信号を読み出す手段とを備えている。

本発明の第２の実施例のカスタムＬＳＩは、外部メモリ
Ｉ１０拡張機能と疑似スタティックＲＡＭリフレッシュ
機能とを有するＣＰＵ、及び周辺セルを有し、前記周辺
セルと前記ＣＰＵの外部メモリＩ１０拡張バスとを接続
して同一チップ上に搭載する構成のカスタムＬＳＩにお
いて、前記カスタムＬＳＩのチップ外部より入力される
テストモード信号により、前記外部メモリ■／○拡張バ
スと前記ＣＰＵとを機能的に分離する手段と、前記分離
時に前記外部メモリＩ１０拡張バスを介してリフレッシ
ュパルス信号を前記カスタムＬＳＩのチップ外部から入
力する手段とを備えている。

本発明の第３の実施例のカスタムＬＳＩは、外部メモリ
■／○拡張機能と外部からのウェイト信号により外部メ
モリアクセスサイクルにウェイトを挿入する機能とを有
するＣＰＵ、及び周辺セル３ を有し、前記周辺セルと前記ＣＰＵの外部メモリＩ１０
拡張バスとを接続して同一チップ上に搭載する構成のカ
スタムＬＳＩにおいて、前記カスタムＬＳＩのチップ外
部より入力されるテストモード信号により、前記外部メ
モリＩ１０拡張バスと前記ＣＰＵとを機能的に分離する
手段と、前記分離時に前記周辺セルからのウェイト信号
を外部メモリＩ１０拡張バスを介して前記カスタムＬＳ
Ｉのチップ外部に出力する手段とを備えている。

本発明の第４の実施例のカスタムＬＳＩは、アドレスバ
スとデータバスとがマルチプレックスされた外部メモリ
Ｉ１０拡張機能を有するＣＰＵ、及び周辺セルを有し、
前記周辺セルと前記ＣＰＵの外部メモリＩ１０拡張バス
とを接続して同一チップ上に搭載する構成のカスタムＬ
ＳＩにおいて、前記カスタムＬＳＩのチップ外部より入
力されるテストモード信号により、前記外部メモリ■１
０拡張バスと前記ＣＰＵとを分離する手段と、前記分離
時にアドレスストローブ信号を、外部メモリＩ１０拡張
バスを介して前記カスタムＬＳ１４ のチップ外部から入力する手段とを備えている。

前述した本発明の実施例によれば、外部周辺セルをＣＰ
Ｕコアとは分離してテストでき、疑似スタティックＲＡ
Ｍリフレッシュ機能を内蔵したＣＰＵコアの場合、リフ
レッシュパルス信号をテストパタンによりチップ外部か
ら外部周辺セルに対し入力でき、外部周辺セルがウェイ
ト信号をＣＰＵコアに対し出力する場合、ウェイト信号
をチップ外部から直接観測できる。

〔発明の効果〕

以上説明したように、本発明は、特外部拡張バスに接続
する外部ユーザセルまたは大規模セル等の外部周辺セル
をＣＰＵコアとは無関係に動作させることが可能なため
、それぞれの外部周辺セルのテストパタンをライブラリ
ーとして準備しておけば、その外部周辺セルを他のＣＰ
Ｕコアと組み合わせて使用した場合にも、その他のＣＰ
Ｕコアの命令に基づいて外部周辺セルのテストパタンを
考える必要がなく、個別に毎回同じテストパタンを使用
出来るという効果がある。本発明は、特に、外部拡張バ
スがアドレス、データマルチプレックスバスである場合
にも、アドレスストローブ信号をバスサイクルに同期し
て入力することにより対応できる。しかも、ＣＰＵコア
が疑似スタティック’ＲＡＭリフレッシュ機能を内蔵し
ていた場合、テストパタンによりカスタムＬＳＩ外部か
らリフレッシュパルス信号を入力できるため、ＣＰＵコ
アが出力するリフレッシュを用いてテストパタンを作成
した場合に比べ、より効率のよいテストパタンを作成で
きるという効果がある。また、本発明は、特にＣＰＵコ
アが外部からのウェイト信号により外部メモリアクセス
サイクルにウェイト信号を挿入する機能を備えていた場
合、外部周辺セルからのウェイト信号を端子を増やすこ
と無しにカスタムＬＳＩ外部に出力できるという効果が
ある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のカスタムＬＳＩを示す
ブロック図、第２図は本発明の第２の実施例のブロック
図、第３図は本発明の第３の実施例のブロック図、第４
図は本発明の第４の実施例のブロック図である。 ５．２２，２３，２４，２５，２６，２７，６０゜６３
．７０．７３・・・・・・インバータ、１，２，３゜９
．１０，１１，１２，１４，１５，１６，１８゜１９．
２０，５２，６１，６２，６４，７１゜７２．７４・・
・・・・クロックドバッファ、４，１３゜１７．２１，
５０．６５’、７５・・・・・・外部端子、８．５１，
５３・・・・・・ＯＲゲート、７，２８・・・・・・Ａ
ＮＤゲート、６・・・・・・ＮＯＲゲート、２９・・・
・・・外部周辺セルセレクト信号、３０．．５’４，６
６．７６・・・・・・外部周辺セル。

Claims (1)

【特許請求の範囲】
1. 　テストモード信号によりＣＰＵコアと外部拡張バスと
   を分離する手段と、前記手段で分離する時に前記外部拡
   張バスを介して外部周辺セルに対してチップ外部から信
   号を入出力する手段と、前記ＣＰＵコアが疑似スタティ
   ックＲＡＭリフレッシュ機能を有する場合には前記外部
   拡張バスと前記ＣＰＵコアとの分離時に前記外部拡張バ
   スからリフレッシュパルス信号を入力する手段と、前記
   ＣＰＵコアが外部からのウェイト信号により外部メモリ
   アクセスサイクルにウェイトを挿入する機能を有する場
   合には前記外部拡張バスと前記ＣＰＵコアとの分離時に
   前記外部周辺セルからのウェイト信号を前記外部拡張バ
   スから前記チップ外部に出力する手段と、前記外部拡張
   バスがアドレスとデータとのマルチプレックスバスであ
   る場合には前記外部拡張バスと前記ＣＰＵコアとの分離
   時にアドレスストローブ信号を前記外部拡張バスから入
   力する手段とを備えていることを特徴とするカスタムＬ
   ＳＩ。