JP3071044B2 - マイクロコンピュータを備える半導体集積回路の試験方法 - Google Patents

マイクロコンピュータを備える半導体集積回路の試験方法

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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、中央処理装置(以下
「CPU」と略称する)およびメモリを1つの半導体チ
ップ上に集積したマイクロコンピュータを備える半導体
集積回路の試験方法に関する。
【0002】
【従来の技術】従来からCPUと読出し専用メモリ(以
下「ROM」と略称する)などを1つの半導体チップ上
に集積したワンチップマイクロコンピュータや、CPU
やROMなどをCPUコアとして各種周辺回路などとと
もに1つの半導体チップ上に集積した各種制御回路など
が広く使用されている。これらのマイクロコンピュータ
を備える半導体集積回路は、たとえばゲートアレイ方式
やスタンダード・セル方式などのASICとよばれる特
定用途向け設計方式で開発されることが多い。
【0003】マイクロコンピュータを備える半導体集積
回路は、年々高集積化が進み、それに比例して搭載する
ことができる機能もますます複雑になってきている。こ
のため、半導体集積回路を製造した段階で行う試験も、
CPUやメモリなど個々の構成要素毎に良品であること
を確認した後で半導体集積回路全体として良品であるか
否かを判断する必要がある。このような判断のための試
験手法としては、いわゆるアドホック手法とよばれるも
のが用いられている。この手法では、ワンチップマイク
ロコンピュータに内蔵されるCPU、ROMおよび他の
周辺機能を分離分割したブロックとして個別に試験を行
う。
【0004】図7は、アドホック手法による試験が可能
なワンチップマイクロコンピュータ1の概略的な構成を
示す。ワンチップマイクロコンピュータ1は、CPU
2、ROM3および周辺回路を内蔵する。CPU2とR
OM3および周辺回路との間は、アドレスバス4および
データバス5などによって電気的に接続される。CPU
2は、ROM3内にストアされているプログラムによっ
て動作する。ROM3にストアされているプログラムを
読出すために、チップイネーブル(/CE)信号および
アウトイネーブル(/OE)信号がCPU2からROM
3に与えられる。チップイネーブル信号はROM3を動
作可能状態とする制御信号であり、アウトイネーブル信
号はROM3の出力回路を高インピーダンス状態からス
トア内容をデータバス5に導出する状態に変化させる制
御信号である。なお、「/」は負論理信号であることを
表す。
【0005】CPU2からROM3に与えられるこれら
の制御信号の経路には試験用回路6が挿入される。試験
用回路6には、外部から試験用の制御信号(テスト用C
NTRL信号)が試験用制御ライン7を介して与えられ
る。試験用回路6には、テスト信号ライン8を介して、
ワンチップマイクロコンピュータ1のテスト端子から入
力されるテスト信号も与えられる。
【0006】図8は図7図示の試験用回路6に関連する
より詳細な構成、図9は図7図示のマイクロコンピュー
タ1の試験回路を示す。試験用回路6に与えられるテス
ト信号は、試験用制御ライン7を介して与えられる外部
入力信号と、CPU2から制御信号ライン9に導出され
るCPU出力とを切換えて、ROM3の制御信号入力と
して与える。この切換えは、トライステートバッファ
(ゲート)10および11によって行われる。テスト信
号がハイレベルであれば制御入力が正論理であるトライ
ステートバッファ(ゲート)10からの出力がROM3
に与えられ、テスト信号がローレベルであれば制御入力
が負論理であるトライステートバッファ(ゲート)11
からの出力がROM3に与えられる。図9に示すよう
に、ワンチップマイクロコンピュータ1をCPUコアと
して含む半導体集積回路12を試験装置13を用いて試
験するときには、アドレスバス4、データバス5、試験
用制御ライン7およびテスト信号ライン8を、外部アド
レスバス14、外部データバス15、外部制御ライン1
7および外部テスト信号ライン18にそれぞれ接続す
る。
【0007】図10、図11および図12は、図7図示
のワンチップマイクロコンピュータ1の動作モードを示
す。図10は通常動作時のモードであるノーマル・モー
ド、図11は第1の試験モードであるテスト・モード1
によるROMダンプ、図12は第2の試験モードである
テスト・モード2による外部命令実行を示す。
【0008】図10図示のノーマル・モードでは、クロ
ック信号(CLK)単位で表される時刻t0〜t3まで
の時間で、CPU2によるROM3の読出しが行われ
る。時刻t0〜t1の間に、アドレス信号(Add)が
導出開始され、時刻t1〜t2の間に制御信号(/C
E、/OE)の導出が開始され、時刻t2〜t3の間で
ROM3からの出力データ(DATA−B)がCPU2
に読込まれる。図11図示のROMダンプでは、CPU
2から切り離されたROM3に外部からアドレス信号を
与え、図11図示のような制御信号(/OE’や/C
E’)をテスト・モード専用端子から与えて、ROM3
からの出力(DATA−B)を外部データバス15を介
して読取る。図12図示の外部命令実行では、マイクロ
コンピュータ1に対して外部のテスタなどの試験装置1
3からクロック信号(CLK)を与え、CPU2からの
制御信号(/RD、/MREQ)などのタイミングにあ
わせてデータ信号(DATA−A)を与える。CPU2
が命令フェッチ動作を行うときに外部からデータを与え
れば、与えられたデータは命令コードとして解釈され
る。
【0009】以上のように、従来からのワンチップマイ
クロコンピュータ1の試験は、アドホック手法によって
CPU2、ROM3および周辺回路を分離分割し、CP
U2に外部命令を実行させるCPUモード、ROM3の
ストア内容を読出すROMダンプモードなどを実現して
いる。図12図示のようなタイミングで、周辺回路にデ
ータバス14からデータを与えれば、周辺回路の試験で
ある周辺回路テストモードも実現することができる。
【0010】
【発明が解決しようとする課題】従来からのマイクロコ
ンピュータを備える半導体集積回路の試験においては、
アドホック手法で各個別機能ブロックを分離、分割して
ブロック毎の試験を行っている。このため、分離、分割
するために付加するテスト用回路が複雑になるととも
に、試験用のテスト・モードに設定するためのテスト端
子ばかりでなく、各ブロック毎に試験時専用に使用する
入力端子も必要となる。ワンチップマイクロコンピュー
タ1あるいはそれをCPUコアとして含む半導体集積回
路12の入出力端子の数は限られており、試験専用で通
常使用時には使用しない端子数の増加は好ましくない。
しかしながら、近年の集積技術の向上によって、半導体
集積回路12などに搭載される機能回路は大規模化し、
アドホック手法などによる試験を容易化するためにはさ
らに多くの試験専用端子を設ける必要がある。
【0011】マイクロコンピュータを備える半導体集積
回路の試験を容易化するための手法には、特開昭63−
184142号公報で開示されているようなビルト・イ
ン方式も知られている。ビルト・イン方式は、半導体集
積回路内部に試験回路および試験用プログラムを内蔵
し、半導体集積回路自身で試験を実行してその結果を表
示する方式である。このような方式であると、外部のテ
スタなどの試験装置が簡単になるけれども、半導体集積
回路の開発時に試験のための回路やプログラムも同時に
開発する必要があり、開発負担が大きくなったり、半導
体集積回路チップ上で、試験時専用の回路の占める面積
も大きくなる。
【0012】本発明の目的は、複雑かつ高機能化する半
導体集積回路の試験回路および試験専用端子数を増加さ
せることなく、容易に試験を行うことが可能なマイクロ
コンピュータを備える半導体集積回路の試験方法を提供
することである。
【0013】
【課題を解決するための手段】本発明は、中央処理装置
およびメモリを1つの半導体チップ上に集積したマイク
ロコンピュータを備える半導体集積回路の試験方法にお
いて、中央処理装置からメモリに与えられる制御信号の
経路に、メモリに与える制御信号を、試験時には中央処
理装置がデータの読込みを行う時点よりも早期に終了す
るように導出する試験用回路を設けておき、試験用回路
からの制御信号によって、メモリの記憶内容を半導体集
積回路外部に読出し、半導体集積回路外部から中央処理
装置がデータの読込みを行う時点に試験用データを与え
ることを特徴とするマイクロコンピュータを備える半導
体集積回路の試験方法である。
【0014】
【0015】
【作用】本発明に従えば、試験用回路が中央処理装置か
らメモリに与えられる制御信号を中央処理装置がデータ
の読込みを行う時点よりも早期に終了させる。この制御
信号によってメモリの記憶内容を半導体集積回路の外部
に読出し、中央処理装置がデータの読込みを行う時点に
外部から試験用データを与えるので、メモリのストア内
容の読出しと中央処理装置の外部命令実行とを連続して
行うことができる。半導体集積回路には試験専用の制御
信号を与える必要がないので、試験のための外部装置の
制御が簡単になる。
【0016】
【0017】
【実施例】図1は、本発明の一実施例としての試験方法
の対象となるワンチップマイクロコンピュータ21の概
略的な電気的構成を示す。ワンチップマイクロコンピュ
ータ21には、CPU22、ROM23および他の周辺
回路が内蔵される。その周辺回路としては、ランダムア
クセスメモリ(略称「RAM」)や入出力インタフェー
ス回路、タイマ、各種論理制御回路などが含まれる。C
PU22とROM23や各種周辺回路との間は、アドレ
スバス24およびデータバス25によって接続される。
CPU22からROM23のストア内容を読出すときに
は、アドレスバス24にアドレス信号を導出し、メモリ
要求信号(/MREQ)および読込信号(/RD)など
の制御信号を導出する。メモリ要求信号は図7図示の従
来のワンチップマイクロコンピュータ1におけるチップ
イネーブル信号(/CE)とほぼ同等であり、読出し信
号、アウトイネーブル信号(/OE)とほぼ同等であ
る。メモリ読出し信号の経路には試験用回路26が挿入
され、外部試験用クロック信号(テスト用CLK)が試
験用クロックライン27を介して与えられる。試験用回
路26には、テスト信号ライン28を介してテスト信号
(TEST)も与えられる。試験用回路26は、CPU
22からMREQ入力ライン30を介して与えられる制
御信号を、CE出力ライン31を介してROM23のチ
ップイネーブル入力端子(/CE)に与える。CPU2
2からの読出し信号は、読出し制御ライン32を介して
ROM23のアウトイネーブル入力端子(/OE)に与
えられる。
【0018】図2は、図1図示の試験用回路26の構成
を示す。試験用回路26には、D形のフリップフロップ
(F/F)33およびANDゲート34が含まれる。M
REQ入力ライン30を介して与えられるメモリ要求信
号(/MREQ)は、フリップフロップ33のD入力に
与えれる。試験用クロック信号ライン27を介して与え
られるテスト用クロック信号(CLK)は、フリップフ
ロップ33のクロック入力端子(CK)に与えられる。
フリップフロップ33は、クロック信号(CLK)の立
下がりエッジに同期して動作する。フリップフロップ3
3のセット入力端子(S)にはANDゲート34からの
出力が接続される。ANDゲート30は一対の入力端子
を有し、一方にはクロック信号(CLK)が正論理で与
えられる。ANDゲート34の他方入力には、テスト信
号ライン28を介して、テスト信号(TEST)が負論
理で与えられる。ANDゲート34の出力は反転して導
出される。フリップフロップ33の出力Qからは、CE
出力ライン31を介してROM23に与えるチップイネ
ーブル信号(/CE)が導出される。フリップフロップ
33の反転出力(/Q)からは出力を取り出さず、開放
状態(OPEN)とする。
【0019】図3は、図1図示のワンチップマイクロコ
ンピュータ21をCPUコアとして含む半導体集積回路
42を試験するための構成を示す。外部に接続するテス
タである試験装置43は、外部アドレスバス44、外部
データバス45、外部クロック信号ライン47および外
部テスト信号ライン48を介して、半導体集積回路42
のアドレスバス24、データバス25、試験用クロック
信号ライン27およびテスト信号ライン28にそれぞれ
接続される。
【0020】図4は図3図示の試験装置43による図1
図示のワンチップマイクロコンピュータ21を通常動作
時のノーマル・モードとして動作させるときの動作状態
を示す。テスト信号(TEST)をハイレベル「H」に
しておくと、図2図示のANDゲート34の出力は常に
ハイレベル「H」となる。このため図2図示のフリップ
フロップ33はリセットされず、データ入力(D)に与
えられるメモリ要求信号(/MREQ)をクロック信号
(CLK)で同期させた出力を出力端子(Q)から導出
する。図1図示のROM23からは、チップイネーブル
信号であるQの信号に同期してデータ(DATA−B)
が導出される。図4図示のノーマル・モードでは、図1
0図示の従来からの動作状態と同様に、ワンチップマイ
クロコンピュータ21に内蔵されているクロック回路か
らのクロック信号(CLK)およびCPUから導出され
るアドレス信号(Add)がROM23に与えられる。
時刻t0〜t4は、このクロック信号(CLK)を単位
とする時刻である。
【0021】図5は、図3図示の試験回路において、テ
スト信号ライン28に与えるテスト信号(TEST)を
ローレベル「L」とし、ワンチップマイクロコンピュー
タ21を試験時のテスト・モードに切換えたときの動作
状態を示す。クロック信号(CLK)は外部の試験装置
43から外部クロック信号ライン47および試験用クロ
ック信号ライン27を介してワンチップマイクロコンピ
ュータ21に与える。ワンチップマイクロコンピュータ
21は、外部から与えられるクロック信号(CLK)に
同期して動作し、メモリ要求信号(/MREQ)、読出
し信号(/RD)、アドレス信号(Add)などを導出
する。試験装置43が外部テスト信号ライン48および
テスト信号ライン28を介して与えるテスト信号(TE
ST)はローレベル「L」であり、この信号が反転され
てANDゲート34の一方の入力端子に与えられるの
で、ANDゲート34の出力は他方の入力端子に与えら
れるクロック信号(CLK)に従って変化する。このク
ロック信号(CLK)は、フリップフロップ33のクロ
ック入力端子(CK)には反転して与えられるので、ク
ロック入力(CK)の立上がり、すなわちクロック信号
(CLK)の立下がりに同期して、フリップフロップ3
3のQが変化する。ANDゲート34の出力はフリップ
フロップ33のセット入力端子Sに与えられる。
【0022】CPU22から導出される信号は、クロッ
ク信号(CLK)に同期して、時刻t10〜t14の間
に変化する。まず時刻t10とt11との間でアドレス
信号(Add)の導出を開始する。時刻t11とt12
の間でメモリ要求信号(/MREQ)および読出し信号
(/RD)の導出を開始する。時刻t12とt13との
間でメモリ要求信号および読出し信号の導出を停止す
る。時刻t13とt14との間でアドレス信号の導出を
停止する。フリップフロップ33からの出力Qは、メモ
リ要求信号(/MREQ)立下がり後に立下がり、AN
Dゲート34の出力がローレベルになると立上がる。R
OM23からは、チップイネーブル入力端子(/CE)
に与えられる信号Qに従って、信号Qがローレベルの期
間だけデータ信号(DATA−B)が導出される。試験
装置43は、データバス25および外部データバス45
を介してROM23のストア内容を読出し、次にCPU
22の命令コードを表すデータ(DATA−A)を外部
データバス45およびデータバス25を介してワンチッ
プマイクロコンピュータ21に与える。ワンチップマイ
クロコンピュータ21のCPU22は、時刻t12とt
13との間の、メモリ要求信号(/MREQ)および読
出し信号(/RD)の立上がり時に、外部命令コードを
表すデータを読込む。このようにして、ROM23のス
トア内容を読出すROMダンプと、CPU22の外部命
令入力動作とを同時に行うことができる。図5図示の出
力信号Qは、図4図示の出力信号Qよりも1/2CLK
だけ短くなるけれども、図5図示のテスト・モードで
は、クロック信号(CLK)を外部から与えるので、そ
の周期を長くして、出力Qがローレベルである期間が同
等にすれば、ノーマル・モードと同一の条件でROM2
3のストア内容を読出すことができる。
【0023】図3図示の構成によって行う半導体集積回
路42の試験方法は次のようになる。まず、テスト端
子をローレベルとし、試験用のテスト・モードに設定す
る。半導体集積回路42の電源を投入し、図示しないリ
セット回路から、パワーオンリセット信号を与える。一
般にマイクロコンピュータを備える半導体集積回路に
は、パワーオンリセット回路が備えられている。ワンチ
ップマイクロコンピュータ21に内蔵されているCPU
22は、特定のアドレス、たとえば0000H(以下
「H」を付して16進数であることを示す)からROM
23内のストア内容を命令として読出し、動作を開始す
る。この命令読出しタイミングにあわせて、試験装置
43からCPU22の命令コードを入力する。
【0024】以上のような試験方法によって、CPU2
2は通常の動作時と同様に特定のアドレス、たとえば0
000Hから命令フェッチによる読出し動作を開始し、
内蔵ROM23のストア内容を表すデータがデータバス
24に出力される。アドレスバス24およびデータバス
25のデータを読取れば、CPU22が正常に命令フェ
ッチ動作を行うとともに、内蔵されたROM23のデー
タが正しく読出されていることを確認することができ
る。
【0025】次に、そのような確認を行いながら、外部
の試験装置43から外部データバス45を介して任意の
テスト用命令コードおよびデータを入力することによっ
て、ROM23にストアされているコードの確認と同時
に各種のテスト動作を実行することが可能となる。
【0026】図6は、本発明の他の実施例としての試験
方法の対象となるワンチップマイクロコンピュータ51
の概略的な構成を示す。本構成は図1図示の構成に類似
し、対応する部分には同一の参照符を付す。注目すべき
は、CPU52はウェイト入力(WAIT)を有し、試
験用回路53はウェイト信号およびチップイネーブル信
号をCPU52からのクロック信号(CLK)に同期し
て導出することである。試験用回路53は、テスト信号
ライン28から試験時にテスト信号が与えられると、C
PU52からのメモリ要求信号(/MREQ)とほぼ等
しいタイミングのチップイネーブル信号をROM23に
与える。試験用回路53は、CPU52から試験用クロ
ック信号ライン54を介して与えられるクロック信号
(CLK)に同期して、CPU52のウェイト入力端子
(WAIT)にWAIT信号ライン55を介してウェイ
ト信号を与え、CPU52がデータを読込むタイミング
を遅らせる。外部の試験用装置からは、この遅らせられ
たタイミングにあわせて外部命令や外部データをCPU
52に与える。
【0027】また、以上の実施例ではCPU22,52
からのメモリ要求信号(/MREQ)の入出力タイミン
グを切換えることによって、試験を行うようにしている
けれども、読出し信号(/RD)などでも同様に可能な
ことは勿論である。また、CPU22,52のアドレス
信号や各種制御信号の端子が半導体集積回路42の外部
端子として設定されているときには、半導体集積回路4
2の試験は、試験装置からデータを入力しないで、半導
体集積回路42外部に試験用のROMを付加するだけで
も試験が可能となる。
【0028】以上の各実施例によれば、従来のような複
雑な試験用回路を付加することなく容易に試験を行うこ
とが可能となる。すなわち、ワンチップマイクロコンピ
ュータ内に内蔵されているCPUから内蔵ROMへの制
御信号である読出し信号(RD)やチップイネーブル信
号(CE)などの経路に試験用のタイミング回路を挿入
するだけで、簡単な回路構成で容易に試験を行うことが
可能となる。挿入する試験用回路は、CPUから出力さ
れる制御信号の出力タイミングを変更するだけで、内蔵
されたROMのストア内容であるデータを順次読出すこ
とができる。このとき、読出された命令を実行すること
なく、「NOP(No Operate)」命令をCP
Uに与えるようにして、半導体集積回路外部から任意の
試験用命令を与えて、ROMのストア内容を読出すと同
時に外部命令を実行させることが可能となる。さらに、
試験用回路は、内蔵ROMからのデータ出力経路と、外
部から入力する命令コードが同一の内部バスを経由して
CPUに与えられ、CPUは命令を読込んで実行するの
で、実際の動作条件に近い状態で試験を行うことが可能
となる。また、従来からのアドホック方式による試験で
は、ROMダンプモード、外部命令実行モードおよび実
動作モードの3つのモードを必要としているけれども、
以上の実施例では1つのテストモードで3つのモードの
実行が可能となる。
【0029】
【発明の効果】以上のように本発明によれば、半導体集
積回路には中央処理装置からメモリに与えられる制御信
号を、メモリがデータの読込みを行う時点よりも早期に
終了させる試験用回路が設けられており、試験用回路か
らの制御信号によってメモリの記憶内容を半導体集積回
路外部に読出し、中央処理装置がデータの読込みを行う
時点に試験用データを外部から与える。これによって、
メモリの記憶内容の読出しには中央処理装置から出力さ
れる信号を利用することができ、外部から試験専用に与
える制御信号は不要である。また中央処理装置に外部命
令を実行させるためには、中央処理装置がデータの読込
みを行う時点にデータを与えればよいので、中央処理装
置に外部から制御信号を与える必要はない。これによっ
て、試験専用の制御信号入力端子は不要であり、制御信
号を試験時と通常動作時とで切換える構成も不要である
ので、試験用回路の構成は簡単になる。
【0030】
【図面の簡単な説明】
【図1】本発明の一実施例の試験対象となるワンチップ
マイクロコンピュータ21の概略的な電気的構成を示す
ブロック図である。
【図2】図1図示の試験用回路26の電気的構成を示す
ブロック図である。
【図3】図1図示のワンチップマイクロコンピュータ2
1の試験回路の構成を示すブロック図である。
【図4】図3図示の試験回路の通常動作時の動作を示す
タイムチャートである。
【図5】図3図示の試験回路の試験時の動作状態を示す
タイムチャートである。
【図6】本発明の他の実施例の試験対象となるワンチッ
プマイクロコンピュータ51の概略的な電気的構成を示
すブロック図である。
【図7】従来からのワンチップマイクロコンピュータ1
の概略的な電気的構成を示すブロック図である。
【図8】図7図示の試験用回路6の構成を示すブロック
図である。
【図9】図7図示のワンチップマイクロコンピュータ1
を試験するための電気的構成を示すブロック図である。
【図10】図9図示の試験回路の通常動作時の動作状態
を示すタイムチャートである。
【図11】図9図示の試験回路のROMダンプモードで
の動作状態を示すタイムチャートである。
【図12】図9図示の試験回路の外部命令実行モードで
の動作状態を示すタイムチャートである。
【符号の説明】
21,51 ワンチップマイクロコンピュータ 22,52 CPU 23 ROM 24 アドレスバス 25 データバス 26,53 試験用回路 27,54 試験用クロック信号ライン 28 テスト信号ライン 30 MREQ入力ライン 31 CE出力ライン 33 フリップフロップ 34 ANDゲート 42 半導体集積回路 43 試験装置 55 WAIT 信号ライン
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G06F 11/22 - 11/26 G06F 15/78

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 中央処理装置およびメモリを1つの半導
    体チップ上に集積したマイクロコンピュータを備える半
    導体集積回路の試験方法において、 中央処理装置からメモリに与えられる制御信号の経路
    に、メモリに与える制御信号を、試験時には中央処理装
    置がデータの読込みを行う時点よりも早期に終了するよ
    うに導出する試験用回路を設けておき、 試験用回路からの制御信号によって、メモリの記憶内容
    を半導体集積回路外部に読出し、 半導体集積回路外部から中央処理装置がデータの読込み
    を行う時点に試験用データを与えることを特徴とするマ
    イクロコンピュータを備える半導体集積回路の試験方
    法。
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JP4957188B2 (ja) * 2006-11-01 2012-06-20 日本電気株式会社 Cpuバスアクセス補助回路

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