JP3071044B2

JP3071044B2 - マイクロコンピュータを備える半導体集積回路の試験方法

Info

Publication number: JP3071044B2
Application number: JP4221416A
Authority: JP
Inventors: 伸洋岡野
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1992-08-20
Filing date: 1992-08-20
Publication date: 2000-07-31
Anticipated expiration: 2015-07-31
Also published as: JPH0667919A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、中央処理装置（以下
「ＣＰＵ」と略称する）およびメモリを１つの半導体チ
ップ上に集積したマイクロコンピュータを備える半導体
集積回路の試験方法に関する。

【０００２】

【従来の技術】従来からＣＰＵと読出し専用メモリ（以
下「ＲＯＭ」と略称する）などを１つの半導体チップ上
に集積したワンチップマイクロコンピュータや、ＣＰＵ
やＲＯＭなどをＣＰＵコアとして各種周辺回路などとと
もに１つの半導体チップ上に集積した各種制御回路など
が広く使用されている。これらのマイクロコンピュータ
を備える半導体集積回路は、たとえばゲートアレイ方式
やスタンダード・セル方式などのＡＳＩＣとよばれる特
定用途向け設計方式で開発されることが多い。

【０００３】マイクロコンピュータを備える半導体集積
回路は、年々高集積化が進み、それに比例して搭載する
ことができる機能もますます複雑になってきている。こ
のため、半導体集積回路を製造した段階で行う試験も、
ＣＰＵやメモリなど個々の構成要素毎に良品であること
を確認した後で半導体集積回路全体として良品であるか
否かを判断する必要がある。このような判断のための試
験手法としては、いわゆるアドホック手法とよばれるも
のが用いられている。この手法では、ワンチップマイク
ロコンピュータに内蔵されるＣＰＵ、ＲＯＭおよび他の
周辺機能を分離分割したブロックとして個別に試験を行
う。

【０００４】図７は、アドホック手法による試験が可能
なワンチップマイクロコンピュータ１の概略的な構成を
示す。ワンチップマイクロコンピュータ１は、ＣＰＵ
２、ＲＯＭ３および周辺回路を内蔵する。ＣＰＵ２とＲ
ＯＭ３および周辺回路との間は、アドレスバス４および
データバス５などによって電気的に接続される。ＣＰＵ
２は、ＲＯＭ３内にストアされているプログラムによっ
て動作する。ＲＯＭ３にストアされているプログラムを
読出すために、チップイネーブル（／ＣＥ）信号および
アウトイネーブル（／ＯＥ）信号がＣＰＵ２からＲＯＭ
３に与えられる。チップイネーブル信号はＲＯＭ３を動
作可能状態とする制御信号であり、アウトイネーブル信
号はＲＯＭ３の出力回路を高インピーダンス状態からス
トア内容をデータバス５に導出する状態に変化させる制
御信号である。なお、「／」は負論理信号であることを
表す。

【０００５】ＣＰＵ２からＲＯＭ３に与えられるこれら
の制御信号の経路には試験用回路６が挿入される。試験
用回路６には、外部から試験用の制御信号（テスト用Ｃ
ＮＴＲＬ信号）が試験用制御ライン７を介して与えられ
る。試験用回路６には、テスト信号ライン８を介して、
ワンチップマイクロコンピュータ１のテスト端子から入
力されるテスト信号も与えられる。

【０００６】図８は図７図示の試験用回路６に関連する
より詳細な構成、図９は図７図示のマイクロコンピュー
タ１の試験回路を示す。試験用回路６に与えられるテス
ト信号は、試験用制御ライン７を介して与えられる外部
入力信号と、ＣＰＵ２から制御信号ライン９に導出され
るＣＰＵ出力とを切換えて、ＲＯＭ３の制御信号入力と
して与える。この切換えは、トライステートバッファ
（ゲート）１０および１１によって行われる。テスト信
号がハイレベルであれば制御入力が正論理であるトライ
ステートバッファ（ゲート）１０からの出力がＲＯＭ３
に与えられ、テスト信号がローレベルであれば制御入力
が負論理であるトライステートバッファ（ゲート）１１
からの出力がＲＯＭ３に与えられる。図９に示すよう
に、ワンチップマイクロコンピュータ１をＣＰＵコアと
して含む半導体集積回路１２を試験装置１３を用いて試
験するときには、アドレスバス４、データバス５、試験
用制御ライン７およびテスト信号ライン８を、外部アド
レスバス１４、外部データバス１５、外部制御ライン１
７および外部テスト信号ライン１８にそれぞれ接続す
る。

【０００７】図１０、図１１および図１２は、図７図示
のワンチップマイクロコンピュータ１の動作モードを示
す。図１０は通常動作時のモードであるノーマル・モー
ド、図１１は第１の試験モードであるテスト・モード１
によるＲＯＭダンプ、図１２は第２の試験モードである
テスト・モード２による外部命令実行を示す。

【０００８】図１０図示のノーマル・モードでは、クロ
ック信号（ＣＬＫ）単位で表される時刻ｔ０〜ｔ３まで
の時間で、ＣＰＵ２によるＲＯＭ３の読出しが行われ
る。時刻ｔ０〜ｔ１の間に、アドレス信号（Ａｄｄ）が
導出開始され、時刻ｔ１〜ｔ２の間に制御信号（／Ｃ
Ｅ、／ＯＥ）の導出が開始され、時刻ｔ２〜ｔ３の間で
ＲＯＭ３からの出力データ（ＤＡＴＡ−Ｂ）がＣＰＵ２
に読込まれる。図１１図示のＲＯＭダンプでは、ＣＰＵ
２から切り離されたＲＯＭ３に外部からアドレス信号を
与え、図１１図示のような制御信号（／ＯＥ’や／Ｃ
Ｅ’）をテスト・モード専用端子から与えて、ＲＯＭ３
からの出力（ＤＡＴＡ−Ｂ）を外部データバス１５を介
して読取る。図１２図示の外部命令実行では、マイクロ
コンピュータ１に対して外部のテスタなどの試験装置１
３からクロック信号（ＣＬＫ）を与え、ＣＰＵ２からの
制御信号（／ＲＤ、／ＭＲＥＱ）などのタイミングにあ
わせてデータ信号（ＤＡＴＡ−Ａ）を与える。ＣＰＵ２
が命令フェッチ動作を行うときに外部からデータを与え
れば、与えられたデータは命令コードとして解釈され
る。

【０００９】以上のように、従来からのワンチップマイ
クロコンピュータ１の試験は、アドホック手法によって
ＣＰＵ２、ＲＯＭ３および周辺回路を分離分割し、ＣＰ
Ｕ２に外部命令を実行させるＣＰＵモード、ＲＯＭ３の
ストア内容を読出すＲＯＭダンプモードなどを実現して
いる。図１２図示のようなタイミングで、周辺回路にデ
ータバス１４からデータを与えれば、周辺回路の試験で
ある周辺回路テストモードも実現することができる。

【００１０】

【発明が解決しようとする課題】従来からのマイクロコ
ンピュータを備える半導体集積回路の試験においては、
アドホック手法で各個別機能ブロックを分離、分割して
ブロック毎の試験を行っている。このため、分離、分割
するために付加するテスト用回路が複雑になるととも
に、試験用のテスト・モードに設定するためのテスト端
子ばかりでなく、各ブロック毎に試験時専用に使用する
入力端子も必要となる。ワンチップマイクロコンピュー
タ１あるいはそれをＣＰＵコアとして含む半導体集積回
路１２の入出力端子の数は限られており、試験専用で通
常使用時には使用しない端子数の増加は好ましくない。
しかしながら、近年の集積技術の向上によって、半導体
集積回路１２などに搭載される機能回路は大規模化し、
アドホック手法などによる試験を容易化するためにはさ
らに多くの試験専用端子を設ける必要がある。

【００１１】マイクロコンピュータを備える半導体集積
回路の試験を容易化するための手法には、特開昭６３−
１８４１４２号公報で開示されているようなビルト・イ
ン方式も知られている。ビルト・イン方式は、半導体集
積回路内部に試験回路および試験用プログラムを内蔵
し、半導体集積回路自身で試験を実行してその結果を表
示する方式である。このような方式であると、外部のテ
スタなどの試験装置が簡単になるけれども、半導体集積
回路の開発時に試験のための回路やプログラムも同時に
開発する必要があり、開発負担が大きくなったり、半導
体集積回路チップ上で、試験時専用の回路の占める面積
も大きくなる。

【００１２】本発明の目的は、複雑かつ高機能化する半
導体集積回路の試験回路および試験専用端子数を増加さ
せることなく、容易に試験を行うことが可能なマイクロ
コンピュータを備える半導体集積回路の試験方法を提供
することである。

【００１３】

【課題を解決するための手段】本発明は、中央処理装置
およびメモリを１つの半導体チップ上に集積したマイク
ロコンピュータを備える半導体集積回路の試験方法にお
いて、中央処理装置からメモリに与えられる制御信号の
経路に、メモリに与える制御信号を、試験時には中央処
理装置がデータの読込みを行う時点よりも早期に終了す
るように導出する試験用回路を設けておき、試験用回路
からの制御信号によって、メモリの記憶内容を半導体集
積回路外部に読出し、半導体集積回路外部から中央処理
装置がデータの読込みを行う時点に試験用データを与え
ることを特徴とするマイクロコンピュータを備える半導
体集積回路の試験方法である。

【００１４】

【００１５】

【作用】本発明に従えば、試験用回路が中央処理装置か
らメモリに与えられる制御信号を中央処理装置がデータ
の読込みを行う時点よりも早期に終了させる。この制御
信号によってメモリの記憶内容を半導体集積回路の外部
に読出し、中央処理装置がデータの読込みを行う時点に
外部から試験用データを与えるので、メモリのストア内
容の読出しと中央処理装置の外部命令実行とを連続して
行うことができる。半導体集積回路には試験専用の制御
信号を与える必要がないので、試験のための外部装置の
制御が簡単になる。

【００１６】

【００１７】

【実施例】図１は、本発明の一実施例としての試験方法
の対象となるワンチップマイクロコンピュータ２１の概
略的な電気的構成を示す。ワンチップマイクロコンピュ
ータ２１には、ＣＰＵ２２、ＲＯＭ２３および他の周辺
回路が内蔵される。その周辺回路としては、ランダムア
クセスメモリ（略称「ＲＡＭ」）や入出力インタフェー
ス回路、タイマ、各種論理制御回路などが含まれる。Ｃ
ＰＵ２２とＲＯＭ２３や各種周辺回路との間は、アドレ
スバス２４およびデータバス２５によって接続される。
ＣＰＵ２２からＲＯＭ２３のストア内容を読出すときに
は、アドレスバス２４にアドレス信号を導出し、メモリ
要求信号（／ＭＲＥＱ）および読込信号（／ＲＤ）など
の制御信号を導出する。メモリ要求信号は図７図示の従
来のワンチップマイクロコンピュータ１におけるチップ
イネーブル信号（／ＣＥ）とほぼ同等であり、読出し信
号、アウトイネーブル信号（／ＯＥ）とほぼ同等であ
る。メモリ読出し信号の経路には試験用回路２６が挿入
され、外部試験用クロック信号（テスト用ＣＬＫ）が試
験用クロックライン２７を介して与えられる。試験用回
路２６には、テスト信号ライン２８を介してテスト信号
（ＴＥＳＴ）も与えられる。試験用回路２６は、ＣＰＵ
２２からＭＲＥＱ入力ライン３０を介して与えられる制
御信号を、ＣＥ出力ライン３１を介してＲＯＭ２３のチ
ップイネーブル入力端子（／ＣＥ）に与える。ＣＰＵ２
２からの読出し信号は、読出し制御ライン３２を介して
ＲＯＭ２３のアウトイネーブル入力端子（／ＯＥ）に与
えられる。

【００１８】図２は、図１図示の試験用回路２６の構成
を示す。試験用回路２６には、Ｄ形のフリップフロップ
（Ｆ／Ｆ）３３およびＡＮＤゲート３４が含まれる。Ｍ
ＲＥＱ入力ライン３０を介して与えられるメモリ要求信
号（／ＭＲＥＱ）は、フリップフロップ３３のＤ入力に
与えれる。試験用クロック信号ライン２７を介して与え
られるテスト用クロック信号（ＣＬＫ）は、フリップフ
ロップ３３のクロック入力端子（ＣＫ）に与えられる。
フリップフロップ３３は、クロック信号（ＣＬＫ）の立
下がりエッジに同期して動作する。フリップフロップ３
３のセット入力端子（Ｓ）にはＡＮＤゲート３４からの
出力が接続される。ＡＮＤゲート３０は一対の入力端子
を有し、一方にはクロック信号（ＣＬＫ）が正論理で与
えられる。ＡＮＤゲート３４の他方入力には、テスト信
号ライン２８を介して、テスト信号（ＴＥＳＴ）が負論
理で与えられる。ＡＮＤゲート３４の出力は反転して導
出される。フリップフロップ３３の出力Ｑからは、ＣＥ
出力ライン３１を介してＲＯＭ２３に与えるチップイネ
ーブル信号（／ＣＥ）が導出される。フリップフロップ
３３の反転出力（／Ｑ）からは出力を取り出さず、開放
状態（ＯＰＥＮ）とする。

【００１９】図３は、図１図示のワンチップマイクロコ
ンピュータ２１をＣＰＵコアとして含む半導体集積回路
４２を試験するための構成を示す。外部に接続するテス
タである試験装置４３は、外部アドレスバス４４、外部
データバス４５、外部クロック信号ライン４７および外
部テスト信号ライン４８を介して、半導体集積回路４２
のアドレスバス２４、データバス２５、試験用クロック
信号ライン２７およびテスト信号ライン２８にそれぞれ
接続される。

【００２０】図４は図３図示の試験装置４３による図１
図示のワンチップマイクロコンピュータ２１を通常動作
時のノーマル・モードとして動作させるときの動作状態
を示す。テスト信号（ＴＥＳＴ）をハイレベル「Ｈ」に
しておくと、図２図示のＡＮＤゲート３４の出力は常に
ハイレベル「Ｈ」となる。このため図２図示のフリップ
フロップ３３はリセットされず、データ入力（Ｄ）に与
えられるメモリ要求信号（／ＭＲＥＱ）をクロック信号
（ＣＬＫ）で同期させた出力を出力端子（Ｑ）から導出
する。図１図示のＲＯＭ２３からは、チップイネーブル
信号であるＱの信号に同期してデータ（ＤＡＴＡ−Ｂ）
が導出される。図４図示のノーマル・モードでは、図１
０図示の従来からの動作状態と同様に、ワンチップマイ
クロコンピュータ２１に内蔵されているクロック回路か
らのクロック信号（ＣＬＫ）およびＣＰＵから導出され
るアドレス信号（Ａｄｄ）がＲＯＭ２３に与えられる。
時刻ｔ０〜ｔ４は、このクロック信号（ＣＬＫ）を単位
とする時刻である。

【００２１】図５は、図３図示の試験回路において、テ
スト信号ライン２８に与えるテスト信号（ＴＥＳＴ）を
ローレベル「Ｌ」とし、ワンチップマイクロコンピュー
タ２１を試験時のテスト・モードに切換えたときの動作
状態を示す。クロック信号（ＣＬＫ）は外部の試験装置
４３から外部クロック信号ライン４７および試験用クロ
ック信号ライン２７を介してワンチップマイクロコンピ
ュータ２１に与える。ワンチップマイクロコンピュータ
２１は、外部から与えられるクロック信号（ＣＬＫ）に
同期して動作し、メモリ要求信号（／ＭＲＥＱ）、読出
し信号（／ＲＤ）、アドレス信号（Ａｄｄ）などを導出
する。試験装置４３が外部テスト信号ライン４８および
テスト信号ライン２８を介して与えるテスト信号（ＴＥ
ＳＴ）はローレベル「Ｌ」であり、この信号が反転され
てＡＮＤゲート３４の一方の入力端子に与えられるの
で、ＡＮＤゲート３４の出力は他方の入力端子に与えら
れるクロック信号（ＣＬＫ）に従って変化する。このク
ロック信号（ＣＬＫ）は、フリップフロップ３３のクロ
ック入力端子（ＣＫ）には反転して与えられるので、ク
ロック入力（ＣＫ）の立上がり、すなわちクロック信号
（ＣＬＫ）の立下がりに同期して、フリップフロップ３
３のＱが変化する。ＡＮＤゲート３４の出力はフリップ
フロップ３３のセット入力端子Ｓに与えられる。

【００２２】ＣＰＵ２２から導出される信号は、クロッ
ク信号（ＣＬＫ）に同期して、時刻ｔ１０〜ｔ１４の間
に変化する。まず時刻ｔ１０とｔ１１との間でアドレス
信号（Ａｄｄ）の導出を開始する。時刻ｔ１１とｔ１２
の間でメモリ要求信号（／ＭＲＥＱ）および読出し信号
（／ＲＤ）の導出を開始する。時刻ｔ１２とｔ１３との
間でメモリ要求信号および読出し信号の導出を停止す
る。時刻ｔ１３とｔ１４との間でアドレス信号の導出を
停止する。フリップフロップ３３からの出力Ｑは、メモ
リ要求信号（／ＭＲＥＱ）立下がり後に立下がり、ＡＮ
Ｄゲート３４の出力がローレベルになると立上がる。Ｒ
ＯＭ２３からは、チップイネーブル入力端子（／ＣＥ）
に与えられる信号Ｑに従って、信号Ｑがローレベルの期
間だけデータ信号（ＤＡＴＡ−Ｂ）が導出される。試験
装置４３は、データバス２５および外部データバス４５
を介してＲＯＭ２３のストア内容を読出し、次にＣＰＵ
２２の命令コードを表すデータ（ＤＡＴＡ−Ａ）を外部
データバス４５およびデータバス２５を介してワンチッ
プマイクロコンピュータ２１に与える。ワンチップマイ
クロコンピュータ２１のＣＰＵ２２は、時刻ｔ１２とｔ
１３との間の、メモリ要求信号（／ＭＲＥＱ）および読
出し信号（／ＲＤ）の立上がり時に、外部命令コードを
表すデータを読込む。このようにして、ＲＯＭ２３のス
トア内容を読出すＲＯＭダンプと、ＣＰＵ２２の外部命
令入力動作とを同時に行うことができる。図５図示の出
力信号Ｑは、図４図示の出力信号Ｑよりも１／２ＣＬＫ
だけ短くなるけれども、図５図示のテスト・モードで
は、クロック信号（ＣＬＫ）を外部から与えるので、そ
の周期を長くして、出力Ｑがローレベルである期間が同
等にすれば、ノーマル・モードと同一の条件でＲＯＭ２
３のストア内容を読出すことができる。

【００２３】図３図示の構成によって行う半導体集積回
路４２の試験方法は次のようになる。まず、テスト端
子をローレベルとし、試験用のテスト・モードに設定す
る。半導体集積回路４２の電源を投入し、図示しないリ
セット回路から、パワーオンリセット信号を与える。一
般にマイクロコンピュータを備える半導体集積回路に
は、パワーオンリセット回路が備えられている。ワンチ
ップマイクロコンピュータ２１に内蔵されているＣＰＵ
２２は、特定のアドレス、たとえば００００Ｈ（以下
「Ｈ」を付して１６進数であることを示す）からＲＯＭ
２３内のストア内容を命令として読出し、動作を開始す
る。この命令読出しタイミングにあわせて、試験装置
４３からＣＰＵ２２の命令コードを入力する。

【００２４】以上のような試験方法によって、ＣＰＵ２
２は通常の動作時と同様に特定のアドレス、たとえば０
０００Ｈから命令フェッチによる読出し動作を開始し、
内蔵ＲＯＭ２３のストア内容を表すデータがデータバス
２４に出力される。アドレスバス２４およびデータバス
２５のデータを読取れば、ＣＰＵ２２が正常に命令フェ
ッチ動作を行うとともに、内蔵されたＲＯＭ２３のデー
タが正しく読出されていることを確認することができ
る。

【００２５】次に、そのような確認を行いながら、外部
の試験装置４３から外部データバス４５を介して任意の
テスト用命令コードおよびデータを入力することによっ
て、ＲＯＭ２３にストアされているコードの確認と同時
に各種のテスト動作を実行することが可能となる。

【００２６】図６は、本発明の他の実施例としての試験
方法の対象となるワンチップマイクロコンピュータ５１
の概略的な構成を示す。本構成は図１図示の構成に類似
し、対応する部分には同一の参照符を付す。注目すべき
は、ＣＰＵ５２はウェイト入力（ＷＡＩＴ）を有し、試
験用回路５３はウェイト信号およびチップイネーブル信
号をＣＰＵ５２からのクロック信号（ＣＬＫ）に同期し
て導出することである。試験用回路５３は、テスト信号
ライン２８から試験時にテスト信号が与えられると、Ｃ
ＰＵ５２からのメモリ要求信号（／ＭＲＥＱ）とほぼ等
しいタイミングのチップイネーブル信号をＲＯＭ２３に
与える。試験用回路５３は、ＣＰＵ５２から試験用クロ
ック信号ライン５４を介して与えられるクロック信号
（ＣＬＫ）に同期して、ＣＰＵ５２のウェイト入力端子
（ＷＡＩＴ）にＷＡＩＴ信号ライン５５を介してウェイ
ト信号を与え、ＣＰＵ５２がデータを読込むタイミング
を遅らせる。外部の試験用装置からは、この遅らせられ
たタイミングにあわせて外部命令や外部データをＣＰＵ
５２に与える。

【００２７】また、以上の実施例ではＣＰＵ２２，５２
からのメモリ要求信号（／ＭＲＥＱ）の入出力タイミン
グを切換えることによって、試験を行うようにしている
けれども、読出し信号（／ＲＤ）などでも同様に可能な
ことは勿論である。また、ＣＰＵ２２，５２のアドレス
信号や各種制御信号の端子が半導体集積回路４２の外部
端子として設定されているときには、半導体集積回路４
２の試験は、試験装置からデータを入力しないで、半導
体集積回路４２外部に試験用のＲＯＭを付加するだけで
も試験が可能となる。

【００２８】以上の各実施例によれば、従来のような複
雑な試験用回路を付加することなく容易に試験を行うこ
とが可能となる。すなわち、ワンチップマイクロコンピ
ュータ内に内蔵されているＣＰＵから内蔵ＲＯＭへの制
御信号である読出し信号（ＲＤ）やチップイネーブル信
号（ＣＥ）などの経路に試験用のタイミング回路を挿入
するだけで、簡単な回路構成で容易に試験を行うことが
可能となる。挿入する試験用回路は、ＣＰＵから出力さ
れる制御信号の出力タイミングを変更するだけで、内蔵
されたＲＯＭのストア内容であるデータを順次読出すこ
とができる。このとき、読出された命令を実行すること
なく、「ＮＯＰ（ＮｏＯｐｅｒａｔｅ）」命令をＣＰ
Ｕに与えるようにして、半導体集積回路外部から任意の
試験用命令を与えて、ＲＯＭのストア内容を読出すと同
時に外部命令を実行させることが可能となる。さらに、
試験用回路は、内蔵ＲＯＭからのデータ出力経路と、外
部から入力する命令コードが同一の内部バスを経由して
ＣＰＵに与えられ、ＣＰＵは命令を読込んで実行するの
で、実際の動作条件に近い状態で試験を行うことが可能
となる。また、従来からのアドホック方式による試験で
は、ＲＯＭダンプモード、外部命令実行モードおよび実
動作モードの３つのモードを必要としているけれども、
以上の実施例では１つのテストモードで３つのモードの
実行が可能となる。

【００２９】

【発明の効果】以上のように本発明によれば、半導体集
積回路には中央処理装置からメモリに与えられる制御信
号を、メモリがデータの読込みを行う時点よりも早期に
終了させる試験用回路が設けられており、試験用回路か
らの制御信号によってメモリの記憶内容を半導体集積回
路外部に読出し、中央処理装置がデータの読込みを行う
時点に試験用データを外部から与える。これによって、
メモリの記憶内容の読出しには中央処理装置から出力さ
れる信号を利用することができ、外部から試験専用に与
える制御信号は不要である。また中央処理装置に外部命
令を実行させるためには、中央処理装置がデータの読込
みを行う時点にデータを与えればよいので、中央処理装
置に外部から制御信号を与える必要はない。これによっ
て、試験専用の制御信号入力端子は不要であり、制御信
号を試験時と通常動作時とで切換える構成も不要である
ので、試験用回路の構成は簡単になる。

【００３０】

【図面の簡単な説明】

【図１】本発明の一実施例の試験対象となるワンチップ
マイクロコンピュータ２１の概略的な電気的構成を示す
ブロック図である。

【図２】図１図示の試験用回路２６の電気的構成を示す
ブロック図である。

【図３】図１図示のワンチップマイクロコンピュータ２
１の試験回路の構成を示すブロック図である。

【図４】図３図示の試験回路の通常動作時の動作を示す
タイムチャートである。

【図５】図３図示の試験回路の試験時の動作状態を示す
タイムチャートである。

【図６】本発明の他の実施例の試験対象となるワンチッ
プマイクロコンピュータ５１の概略的な電気的構成を示
すブロック図である。

【図７】従来からのワンチップマイクロコンピュータ１
の概略的な電気的構成を示すブロック図である。

【図８】図７図示の試験用回路６の構成を示すブロック
図である。

【図９】図７図示のワンチップマイクロコンピュータ１
を試験するための電気的構成を示すブロック図である。

【図１０】図９図示の試験回路の通常動作時の動作状態
を示すタイムチャートである。

【図１１】図９図示の試験回路のＲＯＭダンプモードで
の動作状態を示すタイムチャートである。

【図１２】図９図示の試験回路の外部命令実行モードで
の動作状態を示すタイムチャートである。

【符号の説明】

２１，５１ワンチップマイクロコンピュータ２２，５２ＣＰＵ２３ＲＯＭ２４アドレスバス２５データバス２６，５３試験用回路２７，５４試験用クロック信号ライン２８テスト信号ライン３０ＭＲＥＱ入力ライン３１ＣＥ出力ライン３３フリップフロップ３４ＡＮＤゲート４２半導体集積回路４３試験装置５５ＷＡＩＴ信号ライン

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 11/22 - 11/26 G06F 15/78

Claims

(57)【特許請求の範囲】

【請求項１】中央処理装置およびメモリを１つの半導
体チップ上に集積したマイクロコンピュータを備える半
導体集積回路の試験方法において、中央処理装置からメモリに与えられる制御信号の経路
に、メモリに与える制御信号を、試験時には中央処理装
置がデータの読込みを行う時点よりも早期に終了するよ
うに導出する試験用回路を設けておき、試験用回路からの制御信号によって、メモリの記憶内容
を半導体集積回路外部に読出し、半導体集積回路外部から中央処理装置がデータの読込み
を行う時点に試験用データを与えることを特徴とするマ
イクロコンピュータを備える半導体集積回路の試験方
法。