JPS61112248A - テスト容易な論理大規模集積回路 - Google Patents
テスト容易な論理大規模集積回路Info
- Publication number
- JPS61112248A JPS61112248A JP59233147A JP23314784A JPS61112248A JP S61112248 A JPS61112248 A JP S61112248A JP 59233147 A JP59233147 A JP 59233147A JP 23314784 A JP23314784 A JP 23314784A JP S61112248 A JPS61112248 A JP S61112248A
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- Japan
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- test
- data
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- logic
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- Pending
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、テスト容易な論理大規模集積回路に係わり、
特にマイクロプログラムで制御される論理大規模集積回
路に好適なテスト方式を備えたものである。
特にマイクロプログラムで制御される論理大規模集積回
路に好適なテスト方式を備えたものである。
１チツプに集積される素子数が多くなるにつれ、論理大
規模集積回路に於いては、その内部素子の故障を検出す
ることが困難になりつつある。その理由は、外部から内
部素子を制御可能な端子および観測可能な端子が、内部
素子の数に比べて非常に少ないからである。さらには、
内部素子の故障を検出するためのテストパターンを作成
する工数も増加の一途をたどっている。
規模集積回路に於いては、その内部素子の故障を検出す
ることが困難になりつつある。その理由は、外部から内
部素子を制御可能な端子および観測可能な端子が、内部
素子の数に比べて非常に少ないからである。さらには、
内部素子の故障を検出するためのテストパターンを作成
する工数も増加の一途をたどっている。
上記の問題を解決する１つの方法として、テストパター
ン発生器とデータ圧縮器を内蔵する方法が提案されてい
る。その代表的なものとして、１９７９年に発表された
ＢＩＬＢＯ法（Ｋｏｎｅｍａｎ ｏｔ ａｌｅ ：”Ｂ
ｕｉｌｔ−Ｉｎ Ｌｏｇｉｃ ０ｂｓｅｒｖａｔｉｏｎ
Ｔｅｃｈｎｉｑｕｅｓ”、１９７９ＩＥＥＥ Ｔｅ５
ｔ Ｃｏｎｆｅｒｅｎｃｅ）がある、しかしながら、こ
の方法はマイクロプロセッサのようにメモリやプログラ
マブルロジックアレー等の規則的構造物を含んでいる論
理大規模集積回路には適用しにくい。もし適用しても、
ハードウェアの増加量が大きくなってしまう。
ン発生器とデータ圧縮器を内蔵する方法が提案されてい
る。その代表的なものとして、１９７９年に発表された
ＢＩＬＢＯ法（Ｋｏｎｅｍａｎ ｏｔ ａｌｅ ：”Ｂ
ｕｉｌｔ−Ｉｎ Ｌｏｇｉｃ ０ｂｓｅｒｖａｔｉｏｎ
Ｔｅｃｈｎｉｑｕｅｓ”、１９７９ＩＥＥＥ Ｔｅ５
ｔ Ｃｏｎｆｅｒｅｎｃｅ）がある、しかしながら、こ
の方法はマイクロプロセッサのようにメモリやプログラ
マブルロジックアレー等の規則的構造物を含んでいる論
理大規模集積回路には適用しにくい。もし適用しても、
ハードウェアの増加量が大きくなってしまう。
テストの容易性を向上させるために増加するハードウェ
アを小さくする方法は、大規模集積回路の全体をいくつ
かのモジュールに分割して、各モジュールで１つのテス
トハードウェアを共有するようにすればよい。この考え
に基いているテスト回路の事例としては、 Ｅａｓａｎ
ｇ著“Ａ ＦａｕｌｔＤｅｔｅｃｔｉｏｎ ａｎｄ ｌ
５ｏｌａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ ｆｏｒ阿１ｃ
ｒｏｅｏａ＋ｐｔｅｒｓＩ′（１９８２ＩＥＥＥ Ｔａ
５ｔ Ｃｏｎｆｅｒｅｎｃｅ）。
アを小さくする方法は、大規模集積回路の全体をいくつ
かのモジュールに分割して、各モジュールで１つのテス
トハードウェアを共有するようにすればよい。この考え
に基いているテスト回路の事例としては、 Ｅａｓａｎ
ｇ著“Ａ ＦａｕｌｔＤｅｔｅｃｔｉｏｎ ａｎｄ ｌ
５ｏｌａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ ｆｏｒ阿１ｃ
ｒｏｅｏａ＋ｐｔｅｒｓＩ′（１９８２ＩＥＥＥ Ｔａ
５ｔ Ｃｏｎｆｅｒｅｎｃｅ）。
Ｋｕｂａｎ ｅｔ ａｌ、著”Ｔｈｅ ＭＣ６８０４Ｐ
２ Ｂｕｉｌｔ−Ｉｎ ５ｅｌｆ−Ｔｅｓｔ”（１９８
３ＩＥＥＥ Ｔｅ５ｔ Ｃｏｎｆｅｒｅｎｃｅ）がある
。
２ Ｂｕｉｌｔ−Ｉｎ ５ｅｌｆ−Ｔｅｓｔ”（１９８
３ＩＥＥＥ Ｔｅ５ｔ Ｃｏｎｆｅｒｅｎｃｅ）がある
。
しかしながら、前者の文献はテストハードウェア（テス
トパターン発生器とデータ圧縮器）を大規模集積回路内
に入れてないので、各論理モジュールをテストするため
のテスト時間が長くなる欠点がある。なぜなら、発生さ
れるテストパターンの読み出し、データ圧縮器へのデー
タセットをマイクロプロセッサの通常の命令で行ってい
るからである。
トパターン発生器とデータ圧縮器）を大規模集積回路内
に入れてないので、各論理モジュールをテストするため
のテスト時間が長くなる欠点がある。なぜなら、発生さ
れるテストパターンの読み出し、データ圧縮器へのデー
タセットをマイクロプロセッサの通常の命令で行ってい
るからである。
また、後者の文献についても同様のことが言える。この
文献に於いては、テストハードウェアは大規模集積回路
内に入れられているが、テストを補助する命令はＲＯＭ
（Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）をテストする
命令だけに限られている。しかも、この文献のマイクロ
プロセッサの演算は直列に行われるので、一般のマイク
ロプロセッサにこの方法を適用拡大するには多少無理が
ある。
文献に於いては、テストハードウェアは大規模集積回路
内に入れられているが、テストを補助する命令はＲＯＭ
（Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）をテストする
命令だけに限られている。しかも、この文献のマイクロ
プロセッサの演算は直列に行われるので、一般のマイク
ロプロセッサにこの方法を適用拡大するには多少無理が
ある。
本発明は、ハードウェアの増量も少なく、テスト時間に
も無駄時間が生じないようなマイクロプログラム制御の
論理大規模集積回路に対するテスト設計手法を提供する
とともに、今後の論理大規模集積回路の設計手法にも適
合性のある、言いかえると、論理設計手法に対して拡張
性と融通性に秀れたテスト方式を埋めこんだ大規模集積
回路を提供することにある。
も無駄時間が生じないようなマイクロプログラム制御の
論理大規模集積回路に対するテスト設計手法を提供する
とともに、今後の論理大規模集積回路の設計手法にも適
合性のある、言いかえると、論理設計手法に対して拡張
性と融通性に秀れたテスト方式を埋めこんだ大規模集積
回路を提供することにある。
上記の目的を達成するために、本発明に於いては、論理
大規模集積回路を機能的に分割し、その入力および出力
信号をバスに結合する。そして、同じくバスにつながれ
ているテストパターン発生器とデータ圧縮器でもって、
各分ａ」されたモジュールをテストする。さらに、この
テストを１つの命令で実行できるようなマイクロ命令と
その制御回路を作った。
大規模集積回路を機能的に分割し、その入力および出力
信号をバスに結合する。そして、同じくバスにつながれ
ているテストパターン発生器とデータ圧縮器でもって、
各分ａ」されたモジュールをテストする。さらに、この
テストを１つの命令で実行できるようなマイクロ命令と
その制御回路を作った。
以下、本発明を実施例に従って詳しく説明する。
第１図に本発明を実施したマイクロプロセッサであるテ
スト容易な論理ＶＬＳＩを示す。
スト容易な論理ＶＬＳＩを示す。
第１図で、１はＲＯＭ （Ｒｅａｄ ０ｎｌｙ Ｍｅｍ
ｏｒｙ）モジュール、２は命令デコーダモジュール、３
はＡＬＵ （論理演算モジュール）、４はＲＡＭ（Ｒａ
ｎｄ ｏｎ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）モジュール
、５は入出カポ−トモジュール、６は゛テストハードウ
ェアモジュール、７はバスＡ、８はバスＢ、９は入出力
回路、１０は入出力端子を示す。また、１１は命令レジ
スタ、１２はＲＯＭ、１３はＲＯＭアドレスレジスタ（
またはプログラムカウンタ）、２１は命令デコーダ、２
２はデコードバッファ、３１はアキュミュレータ、３２
はＡＬＵ、３３はテストパターン発生器、４１はＲＡＭ
アドレスレジス夕、４２はＲＡＭバッファレジスタＡ、
４３はＲＡ Ｍ、４４はＲＡＭバッファレジスタＢ、５
１は入出力ポート、６１はデータ圧縮器、６２はテスト
制御回路、６３はテストパターン発生器であろう 本マイクロプロセッサの動作は、ＲＯＭ１２に記憶され
ているマイクロ命令を命令レジスタ１１へ読み出し、そ
れを命令デコーダ２１で解読し、その結果をデコーダバ
ッファ２２で被制御回路へ分配することによって実行さ
れる。本マイクロプロセッサの特徴は上記のマイクロ命
令の１つとして、テスト動作を起動する命令（以下、テ
スト命令と略す）をもつことである。
ｏｒｙ）モジュール、２は命令デコーダモジュール、３
はＡＬＵ （論理演算モジュール）、４はＲＡＭ（Ｒａ
ｎｄ ｏｎ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）モジュール
、５は入出カポ−トモジュール、６は゛テストハードウ
ェアモジュール、７はバスＡ、８はバスＢ、９は入出力
回路、１０は入出力端子を示す。また、１１は命令レジ
スタ、１２はＲＯＭ、１３はＲＯＭアドレスレジスタ（
またはプログラムカウンタ）、２１は命令デコーダ、２
２はデコードバッファ、３１はアキュミュレータ、３２
はＡＬＵ、３３はテストパターン発生器、４１はＲＡＭ
アドレスレジス夕、４２はＲＡＭバッファレジスタＡ、
４３はＲＡ Ｍ、４４はＲＡＭバッファレジスタＢ、５
１は入出力ポート、６１はデータ圧縮器、６２はテスト
制御回路、６３はテストパターン発生器であろう 本マイクロプロセッサの動作は、ＲＯＭ１２に記憶され
ているマイクロ命令を命令レジスタ１１へ読み出し、そ
れを命令デコーダ２１で解読し、その結果をデコーダバ
ッファ２２で被制御回路へ分配することによって実行さ
れる。本マイクロプロセッサの特徴は上記のマイクロ命
令の１つとして、テスト動作を起動する命令（以下、テ
スト命令と略す）をもつことである。
第２図は、テスト命令のフォーマットとテスト動作の概
要を示したものである。この図で２０１は命令レジスタ
、２０２〜２０６は命令デコーダ、２０７はテストハー
ドウェアモジュール、２０８はテストステップを計数す
るカウンタ、２０９および２１０は論理積素子、２１１
は論理和素子、２１２はセット・リセット型プリップフ
ロップ、２１３〜２１５はＤ型フリップフロップ、２２
０は被テストモジュール、２２１はバスＡ、２２２はバ
ス８．２２３はデータ圧縮器、２２４はテストパターン
発生器、２２５〜２２８はバスへの人出力制御ゲートで
ある。また、命令レジスタ２０１にはテスト命令のフォ
ーマットが示されている。
要を示したものである。この図で２０１は命令レジスタ
、２０２〜２０６は命令デコーダ、２０７はテストハー
ドウェアモジュール、２０８はテストステップを計数す
るカウンタ、２０９および２１０は論理積素子、２１１
は論理和素子、２１２はセット・リセット型プリップフ
ロップ、２１３〜２１５はＤ型フリップフロップ、２２
０は被テストモジュール、２２１はバスＡ、２２２はバ
ス８．２２３はデータ圧縮器、２２４はテストパターン
発生器、２２５〜２２８はバスへの人出力制御ゲートで
ある。また、命令レジスタ２０１にはテスト命令のフォ
ーマットが示されている。
ここで、ＯＰフィールドはテスト命令であることを示す
オペレーションコード、５ＴＥＰフイールドは、テスト
ステップを指定するフィールド、また、ＳＡ、ＳＢ、Ｄ
Ａ、ＤＢはそれぞれバスＡに対するソースアドレス、バ
スＢに対するソースアドレス、バスＡに対するデスティ
ネーションアドレス、バスＢに対するデスティネーショ
ンアドレスである。
オペレーションコード、５ＴＥＰフイールドは、テスト
ステップを指定するフィールド、また、ＳＡ、ＳＢ、Ｄ
Ａ、ＤＢはそれぞれバスＡに対するソースアドレス、バ
スＢに対するソースアドレス、バスＡに対するデスティ
ネーションアドレス、バスＢに対するデスティネーショ
ンアドレスである。
テスト命令が実行されると、５ＴＥＰフイールドがカウ
ンタ２０８ヘロードされ、また、フリップフロップ２１
２がセットされ、論理和索子２１１ヵ１７．□１２．。
ンタ２０８ヘロードされ、また、フリップフロップ２１
２がセットされ、論理和索子２１１ヵ１７．□１２．。
４．ｌ、−ユ、ニー８ｏ４つえ、。オ。 パ！テ
ス１−モードになると、マイクロプログラムの実行は中
断され、命令レジスタの内容はテスト命令がそのまま保
持され、また、テストパターン発生器とデータ圧縮器の
動作が開始する。したがって、この状態に於いで、バス
Ｂに対するソースアドレスとしてテストパターン発生器
２２４を、バスＡに対するデスティネーションアドレス
としてデータ圧縮腓２２３を選択し、さらに、バスＢに
対するデスティネーションアドレスとバスＡに対するソ
ースアドレスにテストされるべきモジュールを指定して
おけば、このモジュールのテストが行なわれる。すなわ
ち、被テスト回路にはテストパターン発生器で生成され
るテストパターンがバスＢを経由して被テスト回路・＼
送り込まれ、また、このテストパターンにより動作した
被テスト回路の出力データは、バスＡを経由してデータ
圧縮器へ送り込まれる。このような動作の繰り返しはテ
ストモードが続く限り続けられる６テストモードはカウ
ンタ２０８で基本クロックをＳ ’ｒ Ｅ Ｐフィール
ドで指定される敬だけ計数することにより終了する。す
なわち、カウンタ２０８にロードされている数をダウン
カウントし、それがゼロになったところでフリップフロ
ップ２１２がリセットされ、それがフリップフロップ２
１３〜２１５で３クロツクサイクル遅延されてテストモ
ードを終了する。
ス１−モードになると、マイクロプログラムの実行は中
断され、命令レジスタの内容はテスト命令がそのまま保
持され、また、テストパターン発生器とデータ圧縮器の
動作が開始する。したがって、この状態に於いで、バス
Ｂに対するソースアドレスとしてテストパターン発生器
２２４を、バスＡに対するデスティネーションアドレス
としてデータ圧縮腓２２３を選択し、さらに、バスＢに
対するデスティネーションアドレスとバスＡに対するソ
ースアドレスにテストされるべきモジュールを指定して
おけば、このモジュールのテストが行なわれる。すなわ
ち、被テスト回路にはテストパターン発生器で生成され
るテストパターンがバスＢを経由して被テスト回路・＼
送り込まれ、また、このテストパターンにより動作した
被テスト回路の出力データは、バスＡを経由してデータ
圧縮器へ送り込まれる。このような動作の繰り返しはテ
ストモードが続く限り続けられる６テストモードはカウ
ンタ２０８で基本クロックをＳ ’ｒ Ｅ Ｐフィール
ドで指定される敬だけ計数することにより終了する。す
なわち、カウンタ２０８にロードされている数をダウン
カウントし、それがゼロになったところでフリップフロ
ップ２１２がリセットされ、それがフリップフロップ２
１３〜２１５で３クロツクサイクル遅延されてテストモ
ードを終了する。
この３クロツクサイクルの遅延はバスＡ、バス已に於け
るデータ転送サイクル、被テスト回路の動作サイクルを
考慮しているため生ずるものである。
るデータ転送サイクル、被テスト回路の動作サイクルを
考慮しているため生ずるものである。
第３図は以上説明したテスト命令の動作のタイミングチ
ャートである。この図で、ＣＬＫは基本クロック信号、
ＩＲは命令レジスタの出力信号。
ャートである。この図で、ＣＬＫは基本クロック信号、
ＩＲは命令レジスタの出力信号。
ＣＮＴはカウンタの出力信号、ＴＭはテストモードであ
ることを示す信号、ＲＥＳＧはテストパターン発生器を
リセットする信号、ＲＥＳＳはデータ圧縮器をリセット
する信号、ＢＵＳＢはバスＢを転送されるテストパター
ンの順序数、ＴＯＰはテスト動作のテストパターンの順
序数、ＢＵＳＡはテスト動作の出力結果がバスＡを転送
されるときの順序数である。なお、ＩＲの信号で、３０
１の部分はテスト命令であり、この値はテストモードが
終了するまで保持される。また、ＴＭ、ＲＥＳＧ。
ることを示す信号、ＲＥＳＧはテストパターン発生器を
リセットする信号、ＲＥＳＳはデータ圧縮器をリセット
する信号、ＢＵＳＢはバスＢを転送されるテストパター
ンの順序数、ＴＯＰはテスト動作のテストパターンの順
序数、ＢＵＳＡはテスト動作の出力結果がバスＡを転送
されるときの順序数である。なお、ＩＲの信号で、３０
１の部分はテスト命令であり、この値はテストモードが
終了するまで保持される。また、ＴＭ、ＲＥＳＧ。
ＲＥＳＳはそれぞれ第２図の論理素子２１１゜２０９
、２１０（７）出カニ対応ｔ６゜サラニ、ＢＵＳＢ 。
、２１０（７）出カニ対応ｔ６゜サラニ、ＢＵＳＢ 。
ＴＯＰ、ＢｔＴＳＡに於けるテスト動作は、データの動
きで見るとパイプライン処理になっている。
きで見るとパイプライン処理になっている。
以上、第２図、第３図を用いて特定の被テストモジュー
ルを単体でテストする方法について述べた。以下には、
第１図に示した本発明の実施例であるマイクロプロセッ
サを全体としてどのようにしてテストするかについて述
べる。
ルを単体でテストする方法について述べた。以下には、
第１図に示した本発明の実施例であるマイクロプロセッ
サを全体としてどのようにしてテストするかについて述
べる。
本発明に於いては１つのテストハードウェアモジュール
で他の論理モジュールをテストする。被テスト回路を選
択する方法は、テスト命令に於いてバスに対するＳＡ、
ＤＡ、ＳＢ、ＤＢフィールドを適当に定めることによっ
て行なう、つまり、マイクロプログラムを適当にコーデ
ィングすることにより、第２図で示したテストの構造を
実現することができるわけである。ただし、バスからテ
ストパターンを供給するだけでは十分なテストをするこ
とができないモジュールはＡＬＵモジュールのようにそ
のモジュール自身に他のテストパターン発生器をもつ必
要がある。また、ＲＯＭモジュールのようにアドレスレ
ジスタがカウンタ形式をしているものについては外部か
らのテストパターンの供給は必ずしも必要としない場合
もある。
で他の論理モジュールをテストする。被テスト回路を選
択する方法は、テスト命令に於いてバスに対するＳＡ、
ＤＡ、ＳＢ、ＤＢフィールドを適当に定めることによっ
て行なう、つまり、マイクロプログラムを適当にコーデ
ィングすることにより、第２図で示したテストの構造を
実現することができるわけである。ただし、バスからテ
ストパターンを供給するだけでは十分なテストをするこ
とができないモジュールはＡＬＵモジュールのようにそ
のモジュール自身に他のテストパターン発生器をもつ必
要がある。また、ＲＯＭモジュールのようにアドレスレ
ジスタがカウンタ形式をしているものについては外部か
らのテストパターンの供給は必ずしも必要としない場合
もある。
いずれにせよ、第１図のすべてのモジュールはテスト命
令を１つづつ実行することによりテストされるのである
。第４図はテスト命令の実行手順をフローチャートにし
たものである。この図で。
令を１つづつ実行することによりテストされるのである
。第４図はテスト命令の実行手順をフローチャートにし
たものである。この図で。
４０１．４０２，４０３，４０５の箱はテスト命令を実
行することに相当する１期待値と比較する箱および４０
４の箱は通常の命令によって記述される。なお、この比
較動作とはテスト命令で得られたデータ圧縮器の内容を
あらかじめ求められた期待値と比較することであり、そ
の期待値はＲＯＭの特定の領域に書き込まれている。ま
た、比較演算はデータ圧縮器のそばに比較回路を付随さ
せる方法とＡＬＵモジュールの比較機能を用いる方法と
がある。さらには、期待値を内部で比較する代わりにデ
ータ圧縮器の内容を外部へ入出力ポートを介して出力し
てもよい。
行することに相当する１期待値と比較する箱および４０
４の箱は通常の命令によって記述される。なお、この比
較動作とはテスト命令で得られたデータ圧縮器の内容を
あらかじめ求められた期待値と比較することであり、そ
の期待値はＲＯＭの特定の領域に書き込まれている。ま
た、比較演算はデータ圧縮器のそばに比較回路を付随さ
せる方法とＡＬＵモジュールの比較機能を用いる方法と
がある。さらには、期待値を内部で比較する代わりにデ
ータ圧縮器の内容を外部へ入出力ポートを介して出力し
てもよい。
以上の実施例に示したように１本発明によればテスト命
令を通常命令と全く混在した形で全体をテストするプロ
グラムを作ることができるので、テストプログラムを作
ることが容易になるとともに１通常の命令だけで作るよ
りステップ数も短くなる。また、テスト動作自体にもパ
イプライン動作の導入がなされ、被テスト回路は毎ステ
ップ動作していることになり、被テスト回路にとってみ
れば全く無駄な時間はない。
令を通常命令と全く混在した形で全体をテストするプロ
グラムを作ることができるので、テストプログラムを作
ることが容易になるとともに１通常の命令だけで作るよ
りステップ数も短くなる。また、テスト動作自体にもパ
イプライン動作の導入がなされ、被テスト回路は毎ステ
ップ動作していることになり、被テスト回路にとってみ
れば全く無駄な時間はない。
さらに、テストハードウェアを各モジュールごとに設け
るのではなく、１つのテストハードウェアですべての論
理モジュールをテストできるようにしているので、ハー
ドウェアの増量を小さくすることができる。また、各モ
ジュールのテストは１つのテスト命令の実行に対応して
いるので、論理モジュールを変更したり、入り替えたり
してもそれに対応するテスト命令を書き換えるだけでよ
い。このような方法は、マイクロプログラム制御化され
、かつ、規則化とモジュール化の進行する今後の論理大
規模集積回路に於いては、非常に大きな拡張性と融通性
のある方法と言える。つまり今後の大規模集積回路の設
計手法に適合性があるのである。
るのではなく、１つのテストハードウェアですべての論
理モジュールをテストできるようにしているので、ハー
ドウェアの増量を小さくすることができる。また、各モ
ジュールのテストは１つのテスト命令の実行に対応して
いるので、論理モジュールを変更したり、入り替えたり
してもそれに対応するテスト命令を書き換えるだけでよ
い。このような方法は、マイクロプログラム制御化され
、かつ、規則化とモジュール化の進行する今後の論理大
規模集積回路に於いては、非常に大きな拡張性と融通性
のある方法と言える。つまり今後の大規模集積回路の設
計手法に適合性があるのである。
第１図は、本発明の実施例のマイクロプロセッサのブロ
ック図、第２図はテスト命令のフォーマットとテスト動
作の概要を示したブロック図、第３図はテスト命令の動
作タイミングチャート図、第４図はマイクロプロセッサ
全体をテストするテストフローチャート図である。 １２・・・ＲＯＭ、２１・・・命令デコーダ、３２・・
・ＡＬＵ、４３・・・ＲＡ Ｍ、５１・・・入出力ポー
ト、６２・・・テスト制御回路、３３．６３・・・テス
トパターン発生器。 ′ｆ１３ 圀 ３Ｉ！１Ｉ１
ック図、第２図はテスト命令のフォーマットとテスト動
作の概要を示したブロック図、第３図はテスト命令の動
作タイミングチャート図、第４図はマイクロプロセッサ
全体をテストするテストフローチャート図である。 １２・・・ＲＯＭ、２１・・・命令デコーダ、３２・・
・ＡＬＵ、４３・・・ＲＡ Ｍ、５１・・・入出力ポー
ト、６２・・・テスト制御回路、３３．６３・・・テス
トパターン発生器。 ′ｆ１３ 圀 ３Ｉ！１Ｉ１
Claims (1)
- 【特許請求の範囲】 １、機能的に分割された論理モジュールが、データバス
に結合されるような構造をもち、かつ、該データバスに
テストパターン発生器およびデータ圧縮器が結合され、
かつ、上記の機能論理モジュール、テストパターン発生
器、および、データ圧縮器の動作がマイクロプログラム
で制御される論理大規模集積回路に於いて、 特定の論理モジュールを選択しその論理モジュールとテ
ストパターン発生器およびデータ圧縮器との間のバスを
介してデータ授受を可能にする機能、そのデータ授受を
実行するクロックサイクル数を指定する機能、および、
テスト動作を起動させる機能をもつマイクロ命令を有し
、かつ、 上記マイクロ命令によつて起動される動作モータに於い
て、選択された論理モジュールをテストパターン発生器
または該モジュールに内蔵するカウンタの出力で動作さ
せ、該論理モジュールの動作出力信号をデータ圧縮器へ
入力するというテスト動作モードおよびその制御回路を
有することを特徴とするテスト容易な論理大規模集積回
路。 ２、特許請求の範囲第１項記載の論理大規模集積回路に
於いて、各論理モジュールのテスト動作終了後にデータ
圧縮器内に結果として得られるデータの期待値を、該論
理大規模集積回路に内蔵される固定記憶回路に記憶して
おき、このデータをテスト動作実行後に実際に得られる
該データ圧縮器内のデータと比較するための回路を有す
ることを特徴とするテスト容易な論理大規模集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59233147A JPS61112248A (ja) | 1984-11-07 | 1984-11-07 | テスト容易な論理大規模集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59233147A JPS61112248A (ja) | 1984-11-07 | 1984-11-07 | テスト容易な論理大規模集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61112248A true JPS61112248A (ja) | 1986-05-30 |
Family
ID=16950455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59233147A Pending JPS61112248A (ja) | 1984-11-07 | 1984-11-07 | テスト容易な論理大規模集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61112248A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02176943A (ja) * | 1988-12-28 | 1990-07-10 | Mitsubishi Electric Corp | マイクロプロセッサ |
| JPH08320806A (ja) * | 1995-05-25 | 1996-12-03 | Nec Corp | ディジタルｉｃの障害自動検出システム |
| US6840112B2 (en) | 2002-12-27 | 2005-01-11 | Yamatake Corporation | Differential pressure/pressure transmitter |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5868165A (ja) * | 1981-09-30 | 1983-04-22 | シ−メンス・アクチエンゲゼルシヤフト | マイクロプロセツサ内の追加的機能単位およびその作動方法 |
-
1984
- 1984-11-07 JP JP59233147A patent/JPS61112248A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5868165A (ja) * | 1981-09-30 | 1983-04-22 | シ−メンス・アクチエンゲゼルシヤフト | マイクロプロセツサ内の追加的機能単位およびその作動方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02176943A (ja) * | 1988-12-28 | 1990-07-10 | Mitsubishi Electric Corp | マイクロプロセッサ |
| JPH08320806A (ja) * | 1995-05-25 | 1996-12-03 | Nec Corp | ディジタルｉｃの障害自動検出システム |
| US6840112B2 (en) | 2002-12-27 | 2005-01-11 | Yamatake Corporation | Differential pressure/pressure transmitter |
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