JPS62249264A - デ−タ処理装置 - Google Patents

デ−タ処理装置

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JPS62249264A
JPS62249264A JP61092031A JP9203186A JPS62249264A JP S62249264 A JPS62249264 A JP S62249264A JP 61092031 A JP61092031 A JP 61092031A JP 9203186 A JP9203186 A JP 9203186A JP S62249264 A JPS62249264 A JP S62249264A
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    • G—PHYSICS
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    • G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
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    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • G06F15/7814—Specially adapted for real time processing, e.g. comprising hardware timers

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に係り、例えばシングルチップ
マイクロコンピュータに利用して有効な技術に関するも
のである。
〔従来技術〕
汎用マルチチップマイクロプロセッサは一般にプロセッ
サ部分のみ１つの半導体基板上に集積形成されるが、シ
ングルチップマイクロコンピュータは、昭和５９年１１
月３０日オーム社発行のｒＬｓＩハンドブックＪ　Ｐ５
４０及びＰ５４１に記載されるように、中央処理装置を
中心にしてプログラム保持用のＲＯＭ　（リード・オン
リ・メモリ）、データ保持用のＲＡＭ　（ランダム・ア
クセス・メモリ）、及びデータの入出力を行なうための
入出力回路などの機能ブロックが１つの半導体基板上に
形成されて成る。斯るシングルチップマイクロコンピュ
ータを用いてシステム構成すると。
汎用マルチチップマイクロプロセッサを用いる場合に比
べて配線数を著しく削減することができるが、その反面
、当該シングルチップマイクロコンピュータの内部バス
は、それが１つの半導体基板上に形成されて成る性質上
、各機能ブロックを外部から直接クアクセスするための
自由な利用が制限される。
〔発明が解決しようとする問題点〕
シングルチップマイクロコンピュータの内部バスを外部
から自由に利用することができない場合、当該シングル
チップマイクロコンピュータのテスティングを行なうと
き、それに含まれる機能ブロックを外部から直接アクセ
スしてテストすることができない、よって１機能ブロッ
クをテストするには、シングルチップマイクロコンピュ
ータに内蔵される中央処理装置の命令実行を介さなけれ
ばならず、そのための処理ステップに時間を要し、機能
ブロックのテスティング効率が低下してしまうという問
題があった。
本発明の目的は、内蔵される機能ブロックのテスティン
グ効率を向上させることができるデータ処理装置を提供
することにある６ 本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。
〔問題点を解決するための手段〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
すなわち、中央処理装置によってアドレスデー・りが与
えられるべき内部バスに機能ブロックの所定エリアを選
択するためのアはレスデータを外部から供給可能とする
バッファ回路を設けたものである。
〔作　用〕
上記した手段によれば、データ処理装置のテスタからア
ドレスデータを機能ブロックに供給することにより、所
定の機能ブロックのエリアからバッファ回路を介して直
接外部に必要なデータが読み出されることなどにより、
データ処理装置に内蔵される機能ブロックのテスティン
グ効率を向上させるものである。
〔実施例〕
Ｆ１図は本発明に係るデータ処理装置の１実施例である
シングルチップマイクロコンピュータを示す構成ブロッ
ク図である。同図に示されるシングルチップマイクロコ
ンピュータ（以下単にシングルチップマイコンとも記す
）は、公知の半導体集積回路製造技術によって１つの半
導体基板に形成される。
斯るシングルチップマイコンＭＣＵは、中央処理袋［１
ｔＣＰＵの他に、プログラム保持用のプログラムメモリ
ＲＯＭ、データを書き換え可能に保持するデータメモリ
ＲＡＭ、及びタイマＴＭなどの機能ブロックが入出力回
路としての内部バスよりを介して夫々上記中央処理袋［
ＣＰＵに結合され、その内部バスＩＢはバッファ回路Ｂ
ＵＦを介して周辺装置などの外部装置と接続可能に構成
されている。
上記中央処理袋［ｔＣＰＵは、特に図示しないが、マイ
クロプログラム方式を採る場合、実行すべき命令の所在
を示すプログラムカウンタ、このプログラムカウンタの
出力に基づいてプログラムメモリＲＯＭから読み出され
た命令が格納される命令レジスタ、その命令レジスタに
格納されている命令を受けてそれを解読するデコーダ、
デコーダから出力される制御信号などに基づいて命令を
実行させる実行部から構成される。
上記内部バスＩＢは、所定本数のデータバス、アドレス
バス、制御バスから成る。斯る内部バスＩＢは、特に制
限されないが、シングルチップマイコンＭＣＵに外付け
された図示しない水晶振動子などの発振周波数に基づい
て形成されるシステムクロック４７７号や外部から供給
されるシステムクロック信号に店づいて順次発生される
複数のタイミング信号にしたがって、アドレス信号、デ
ータ及び制御信号が供給されるような使用基準が定めら
れた標準バスとしての性質を有する。例えば、第２図に
示されるように、システムクロック信号ＣＬＫに対して
３種類のタイミング信号Ｔ１乃至Ｔ３を用いる場合、ア
ドレスバスには、タイミング信号′ｒ１の１周期分の期
間所定のアドレス信号ＡＤＤが供給され、また、データ
バスには、タイミング（ｆｆ号Ｔ３の立ち上がりタイミ
ングを基準に所定のセットアツプタイム及びホールドタ
イムを持ってデータＤＡＴが供給されるようにタイミン
グ設定される。制御バスには、タイミング信号Ｔ１の立
ち下がりからタイミング信号Ｔ３の立ち下がりまでの期
間にリード制御信号ＲＥＡが供給され、また、タイミン
グ信号Ｔ１の立ち下がりからタイミング信号Ｔ３の立ち
上がりまでの期間にライト制御信号ＷＲＩが供給される
ように設定される。このように内部バスＩＢを標準バス
方式とすれば、シングルチップマイコンＭＣＵの内部或
いはシングルチップマイコンＭＣＵと図示しない外部装
置との間において、そのタイミング管理が極めて容易に
なる。
ここで、上記バッファ回路ＢＵＦは、シングルチップマ
イコンＭＣＵの制御を受けるシステム構成されるべき外
部装置との関係においては１通常通りの構成を有するも
のである。即ち、図示しない外部装置を選択するために
中央処理装［ＣＰＵから出力されるアドレス信号を内部
のアドレスバスを介して出力させると共に、外部装置に
対するリード／ライト制御信号を内部の制御バスを介し
て出力させる。そのとき、中央処理装置ＣＰＵが外部装
置からデータをリードすべきときは外部から供給される
データを内部のデータバスに入力可能にし、また、中央
処理装ｆｉｃＰＵが外部装置にデータをライトすべきと
きは中央処理装置ＣＰＵから出力されるデータを内部の
データバスを介して出力可能にする、というように中央
処理装ａＣＰＵのり−ド／ライト動作に応じて内部のデ
ータバスに対する入力／出力動作が切り換え制御される
。
特に上記バッファ回路ＢＵＦは、シングルチップマイコ
ンＭＣＵに内蔵される中央処理装置ＣＰＵ以外の機能ブ
ロックに対するテスティング時に、斯る機能ブロックを
外部の図示しないテスタによって直接アクセス可能とす
るため、テストモードでは、４８号の入出力を上記した
制御モードに対して全て逆に制御するようになっている
。即ち、外部のテスタから出力されるテスト信号によっ
てテストモードが指示されると、内部のアドレスバス及
び制御バスにはテスタから出力されるアドレス信号及び
制御信号が入力可能な状態にされ、さらに、そのとき制
御信号としてリード制御信号が入力されるとき内部デー
タバスに供給されるデータを外部に出力可能な状態にさ
れ、また、そのとき制御信号としてライト制御信号が入
力されるとき外部から供給されるデータが内部データバ
スに入力可能な状態にされる。
斯るバッファ回路ＢＵＦにおいて、アドレス信号の入出
力方向を制御する部位の具体的構成は、特に制限されな
いが、第３図に示される。即ち。
最終出力段としてＰチャンネル型ＭＯ３ＦＥＴＱ１及び
Ｎチャンネル型ＭＯ８ＦＥＴＱ２から成るＣＭＯＳイン
バータ回路ＩＶＩを有し、その出力端子が外部端子Ｐに
結合される。また、この外部端子Ｐは、インバータ回路
ＩＶ２の入力端子に結合されると共に、斯るインバータ
回路ＩＶ２に直列接続されていてテスト信号φｔｅｓｔ
を制御端子に受けるロックドインバータ回路ＩＶ３を介
して内部アドレスバスＩＡＢに結合される。上記ＭＯ８
ＦＥＴＱＩのゲートは２人力型ナントゲート回路ＮＡＮ
Ｄの出力端子に結合され、また、上記ＭＯ３ＦＥＴＱ２
のゲートは２人力型ノアゲート回路ＮＯＲの出力端子に
結合される。斯るナントゲート回路ＮＡＮＤは、その一
方の入力端子が内部アドレスバスＩＡＢに結合されると
共に、他方の入力端子にインバータ回路ＩＶ４を介して
テスト信号φｔｅｓｔが供給される。上記ノアゲート回
路ＮＯＲは、その一方の入力端子が上記同様内部アドレ
スバスＩＡＢに結合されると共に、他方の入力端子にテ
スト信号φｔａｓｔが供給される。なお、内部アドレス
バスＩＡＢは、タイマＴＭ、データメモリＲＡＭ、及び
プログラムメモリＲＯＭなどの中央処理装置ＣＰＵ以外
の機能ブロックのアドレス信号入力端子に結合され、更
に、中央処理装置ＣＰＵのアドレス信号出力端子は、上
記テスト信号φｔｅｓｔの反転信号を制御端子に受ける
クロックドインバータ回路ＩＶ、を介して内部アドレス
バスＩＡＢに結合される。
図示しないテスタからテストビンを介してシングルチッ
プマイコンＭＣＵに供給される上記テスト信号φｔｅｓ
ｔは、そのハイレベルによってテストモードを指示する
。シングルチップマイコンＭＣＵが所定のシステムに適
用されて当該システムの制御を司るとき１図示しないテ
ストピンはテスタから信号が供給されず、そのテスト信
号φｔｅｓｔはロウレベルにされる。テスト信号φｔｅ
ｓｔがロウレベルにされると、上記クロックドインバー
タ回路ＩＶ３はハイ・インピーダンス状態にされ、それ
によって、内部アドレスバスＩＡＢは、外部端子Ｐを介
してアドレス信号を入力不可能な状態にされる。また、
テスト信号φｔｅｓｔがロウレベルにされると、上記ナ
ントゲート回路ＮＡＮＤ及びノアゲート回路ＮＯＲは、
中央処理袋ｆｉｃＰＵから内部アドレスバスＩＡＢに供
給されるアドレス信号のレベルに応じて信号を出力可能
な状態にされるから、そのとき、バッファ回路ＢＵＦは
、中央処理袋ｆｆ１ｃＰＵから出力されるアドレス信号
を外部端子Ｐを介して図示しない外部装置に供給可能と
される。一方、テスト信号φｔｅｓｔがハイレベルにさ
れると、上記ナントゲート回路ＮＡＮＤ及びノアゲート
回路ＮＯＲは、内部アドレスバスＩＡＢから供給される
信号レベルに拘らずその出方信号レベルが、ＣＭＯＳイ
ンバータ回路ｉＶ１をハイ・インピーダンス状態にする
ように固定され、且つ。
上記クロックドインバータ回路ＩＶ３は、外部端子に供
給される信号レベルに応じて出方可能な状態にされるか
ら、テストモードでは、上記制御モードとは逆に、外部
端子Ｐに供給されるアドレス信号が内部アドレスバスＩ
ＡＢに供給可能とされる。なお、斯るバッファ回路Ｂ　
Ｕ　Ｆにおいて、制御信号の入出力方向を制御する部位
及びデータの入出力方向を制御する部位も第３図を基に
して構成することができる。
次に上記実施例の動作を説明する。
シングルチップマイコンＭＣＵに内蔵されるプログラム
メモリＲＯＭ、データメモリＲＡＭ、及びタイマＴＭな
との機能ブロックのテストを行なう場合、斯るシングル
チップマイコンＭＣＵのバッファ回路ＢＵＦを、図示し
ないテスタの信号出力端子に結合する。テスタにはテス
ト動作の制御を司る図示しないテスト用中央処理装置が
含まれ、斯るテスト用中央処理装置の基準クロック信号
が本実施例のシングルチップマイコンＭＣＵにも供給さ
れてそれが当該シングルチップマイコンＭＣＵのシステ
ムクロック信号として利用される。
先ず、図示しないテスタからシングルチップマイコンＭ
　ＣＵに供給されるテスト信号φｔｅｓｔがハイレベル
にされることによってテストモードが指示されると、バ
ッファ回路ＢＵＦは、テスタに含まれる図示しないテス
ト用中央処理装置が、シングルチップマイコンＭＣＵに
内蔵される機能ブロックを直接アクセス可能に、信号の
入出力方向を設定する。即ち、シングルチップマイコン
ＭＣＵの内部のアドレスバス及び制御バスにはテスタが
ら出力されるアドレス信号及び制御信号が入力可能な状
態にされ、更に、そのときテスト用中央処理装置からリ
ード制御信号が供給されると、内部データバス上のデー
タを外部に出力可能な状態にされ、また、そのときテス
ト用中央処理装置からライト制御信号が供給されると、
外部から供給されるデータが内部データバスに入力可能
な状態にされる。したがって、テスト用中央処理装置か
ら出力されるアドレス信号がバッファ回路ＢＵＦを介し
て内部バスＩＢに供給されると、それがテストすべき機
能ブロックの所定エリアが選択される。
このとき、テスト用中央処理装置から当該機能ブロック
にリード制御信号が供給されると、そのエリアからデー
タが読み出され、斯るデータはバッファ回路ＢＵＦを介
してテスト用中央処理装置に転送されてテスト処理に供
される。また、データメモリＲＡＭのようにデータを書
き換え可能に保持する機能ブロックの所定エリアが選択
されてその機能ブロックに、テスト用中央処理装置から
ライト制御信号が供給されると、テスト用中央処理装置
から出力されるデータがバッファ回路ＢＵＦを介して斯
る機能ブロックのエリアに書き込まれ、機能ブロックの
保持するデータが修正される。
このように、テストモードが設定されたとき、バッファ
回路ＢＵＦは信号の入出力方向を通常の制御動作とは逆
に設定するから、図示しないテスト用中央処理装置は、
シングルチップマイコンＭＣＵに内蔵される各機能ブロ
ックをあたかも周辺装置であるかの如く格別に直接アク
セスすることができる。
本実施例のシングルチップマイコンＭＣＵの内部バスＩ
Ｂは第２図に基づいて説明したような標準バスとしての
利用方式が取り極めされているので１図示しないテスト
用中央処理装置は、第２図に示されるようなタイミング
に従ってアドレス信号や制御信号をシングルチップマイ
コンＭＣＵに供給すれば、各機能ブロックに対するリー
ド動作やライト動作を確実に実行させることができる。
特に、内部バスＩＢを上記標準バス仕様とすれば。
シングルチップマイコンを構成する中央処理装置及びそ
の他の機能ブロックが格別に変更されても、断るシング
ルチップマイコンのテスト動作を含む動作タイミングを
標準化することができる。したがって、カスタム設計さ
れた如何なるシングルチップマイコンであっても、標準
バス仕様であれば。
テストタイミングが基本的に同一のテスタによって各種
シングルチップマイコンをテスティングすることができ
る。
上記実施例によれば以下の効果を得るものである。
（１）テストモードが設定されたとき、バッファ回路Ｂ
ＵＦは信号の入出力方向が通常の制御動作とは逆に設定
されるから、テスト用中央処理装置は、シングルチップ
マイコンＭＣＵに内蔵される各機能ブロックをあたかも
周辺装置であるかの如く格別に直接アクセスすることが
できる。各機能ブロックを外部から直接アクセスするこ
とができない場合のように、シングルチップマイコンに
含まれる中央処理袋ｆｉｃＰＵに外部から命令を実行さ
せて各機能ブロックにリード／ライト動作などを行なわ
せる必要はない。
（２）上記効果より、シングルチップマイコンにおける
機能ブロックのテスティング効率を向上させることがで
きる。
（３）シングルチップマイコンの内部バスＩＢをその利
用タイミングの設定方式において標準バスとすれば、シ
ングルチップマイコンを構成する中央処理袋ＦｆＣＰＵ
及びその他の機能ブロックが格別に変更されても、斯る
シングルチップマイコンのテスト動作を含む動作タイミ
ングを標準化することができる。
（４）上記効果（３）より、カスタム設計された如何な
るシングルチップマイコンであっても、′Ｉｔ￥４準バ
ス仕様であれば、テストタイミングが基本的に同一のテ
スタによって各種シングルチップマイコンをテスティン
グすることができる、 （５）上記効果（２）及び（４）より、シングルチップ
マイコンにおけるテスティングの容易化という相乗効果
を得る。
以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能である。
例えば、上記実施例ではシングルチップマイコンに含ま
れる中央処理装置をマイクロプログラム方式のものとし
たが、それに限定されず、ワイヤード・ロジック方式の
ものに変更可能である。また、入出力回路としてのバッ
ファ回路の具体的構成は上記実施例に限定されずその他
種々変更可能である。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるシングルチップマイ
コンに適用した場合について説明したが、それに限定さ
れるものではなく、その他のデータ処理装置にも適用可
能であり、本発明は。
少なくとも内部バスを有する条件のデータ処理装置に適
用することができる。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。
すなわち、中央処理装置によってアドレスデー夕が与え
られるべき内部バスに機能ブロックの所定エリアを選択
するためのアドレスデータを外部から供給可能とするバ
ッファ回路を設け、テストモードでは、斯るバッファ回
路ＢＵＦは、信号の入出力方向を通常の制御動作とは逆
に設定することにより、テスタが、シングルチップマイ
コンに内蔵される各機能ブロックをあたかも周辺装置で
あるかの如く格別に直接アクセスすることができ。
それによって、データ処理装置に内蔵される機能ブロッ
クのテスティング効率を向上させることができる。
【図面の簡単な説明】
第１図は本発明に係るデータ処理装置の１実施例である
シングルチップマイクロコンピュータを示す構成ブロッ
ク図、 第２図は内部バスを標準バスとする場合における信号の
入出力タイミングを示すタイムチャート。 第３図はバッファ回路においてアドレス信号の入出力方
向を制御する部位の具体例を示す回路図である。 Ｍ　ＣＵ・・・シングルチップマイクロフンピユータ、
ＢＵＦ・・・バッファ回路、ＣＰＵ・・・中央処理装置
、ＲＯＭ・・・プログラムメモリ、ＲＡＭ・・・データ
メモリ、ＴＭ・・・タイマ、ＩＢ・・・内部バス。ＩＡ
Ｂ・・・内部アドレスバス。

Claims (1)

  1. 【特許請求の範囲】 １、中央処理装置及び上記中央処理装置に内部バス介し
    て結合されて成る機能ブロックを持つデータ処理装置で
    あって、上記中央処理装置によってアドレスデータが与
    えられるべき内部バスに上記機能ブロックの所定エリア
    を選択するためのアドレスデータを外部から供給可能と
    するバッファ回路を設けたことを特徴とするデータ処理
    装置。 ２、上記バッファ回路は、外部からアドレスデータが供
    給可能とされるとき、上記機能ブロックを動作制御する
    ための信号が供給可能とされるものであることを特徴と
    する特許請求の範囲第１項記載のデータ処理装置。 ３、上記バッファ回路は、外部から供給されるアドレス
    データに基づいて選択されるエリアのデータを内部バス
    を介して外部に出力可能にするものであることを特徴と
    する特許請求の範囲第１項記載のデータ処理装置。
JP61092031A 1986-04-23 1986-04-23 デ−タ処理装置 Expired - Lifetime JPH0821028B2 (ja)

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DE3750704T DE3750704T2 (de) 1986-04-23 1987-04-16 Datenprozessor.
US07/039,695 US4989208A (en) 1986-04-23 1987-04-20 Data processor
US07/584,608 US5142536A (en) 1986-04-23 1990-09-19 Data processor
US07/848,547 US5247521A (en) 1986-04-23 1992-03-09 Data processor
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DE (1) DE3750704T2 (ja)
HK (1) HK27596A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110727225A (zh) * 2019-10-24 2020-01-24 珠海格力电器股份有限公司 可自动控制的线路连接控制装置、方法及can控制系统

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63108741A (ja) * 1986-10-27 1988-05-13 Nec Corp 半導体集積回路装置
US5416919A (en) * 1989-07-19 1995-05-16 Sharp Kabushiki Kaisha Semiconductor integrated circuit with functional blocks capable of being individually tested externally
EP0419105B1 (en) * 1989-09-21 1997-08-13 Texas Instruments Incorporated Integrated circuit formed on a surface of a semiconductor substrate and method for constructing such an integrated circuit
US5030904A (en) * 1990-02-13 1991-07-09 Hewlett-Packard Company Diagnostic system for integrated circuits using existing pads
US5185882A (en) * 1990-04-27 1993-02-09 Westinghouse Electric Corp. Bit-slice microprocessor test system
JP2619112B2 (ja) * 1990-05-16 1997-06-11 株式会社東芝 情報処理装置のテスト容易化回路
JP2806075B2 (ja) * 1991-06-06 1998-09-30 日本電気株式会社 マイクロコンピュータ
JPH0566959A (ja) * 1991-09-09 1993-03-19 Sony Corp 電子機器
ATE175043T1 (de) * 1992-03-27 1999-01-15 Siemens Ag Integrierter mikroprozessor
US5359547A (en) * 1992-06-26 1994-10-25 Digital Equipment Corporation Method and apparatus for testing processor-based computer modules
US5951703A (en) * 1993-06-28 1999-09-14 Tandem Computers Incorporated System and method for performing improved pseudo-random testing of systems having multi driver buses
GB2282244B (en) * 1993-09-23 1998-01-14 Advanced Risc Mach Ltd Integrated circuit
JPH0877035A (ja) * 1994-09-06 1996-03-22 Toshiba Corp 中央処理装置及びマイクロコンピュータ
JP3141787B2 (ja) * 1996-08-28 2001-03-05 日本電気株式会社 マイクロコンピュータ
US5897324A (en) * 1997-02-03 1999-04-27 Atop Technologies, Inc. Multimedia-book operable with removable data storage media implemented with universal interfacing book-adapting processor
DE10338677B3 (de) * 2003-08-22 2005-04-21 Infineon Technologies Ag Verfahren zum Testen einer zu testenden Schaltungseinheit und Testvorrichtung
US7086131B2 (en) 2004-05-14 2006-08-08 Victaulic Company Deformable mechanical pipe coupling

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60211561A (ja) * 1984-04-06 1985-10-23 Hitachi Ltd マイクロコンピユ−タ
JPS60233757A (ja) * 1984-05-07 1985-11-20 Hitachi Ltd マイクロ・コンピユ−タ

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2406250A1 (fr) * 1977-10-17 1979-05-11 Texas Instruments France Dispositif d'acces direct a une memoire associee a un microprocesseur
JPS5793422A (en) * 1980-11-29 1982-06-10 Omron Tateisi Electronics Co Dma controller
JPS57121751A (en) * 1981-01-20 1982-07-29 Matsushita Electric Ind Co Ltd Microprocessor
JPS5835661A (ja) * 1981-08-27 1983-03-02 Toshiba Corp ワンチツプマイクロコンピユ−タ
DE3379354D1 (en) * 1983-05-25 1989-04-13 Ibm Deutschland Test and diagnostic device for a digital computer
JPS60189047A (ja) * 1984-03-07 1985-09-26 Hitachi Ltd デ−タ処理装置
US4710931A (en) * 1985-10-23 1987-12-01 Texas Instruments Incorporated Partitioned scan-testing system
US4701921A (en) * 1985-10-23 1987-10-20 Texas Instruments Incorporated Modularized scan path for serially tested logic circuit
KR880014482A (ko) * 1987-05-27 1988-12-24 미다 가쓰시게 반도체 집적회로 장치
DE3820728A1 (de) * 1988-06-18 1989-12-21 Philips Patentverwaltung Verfahren zum pruefen eines festwertspeichers und anordnung zur durchfuehrung des verfahrens

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60211561A (ja) * 1984-04-06 1985-10-23 Hitachi Ltd マイクロコンピユ−タ
JPS60233757A (ja) * 1984-05-07 1985-11-20 Hitachi Ltd マイクロ・コンピユ−タ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110727225A (zh) * 2019-10-24 2020-01-24 珠海格力电器股份有限公司 可自动控制的线路连接控制装置、方法及can控制系统
CN110727225B (zh) * 2019-10-24 2020-12-04 珠海格力电器股份有限公司 可自动控制的线路连接控制装置、方法及can控制系统

Also Published As

Publication number Publication date
DE3750704T2 (de) 1995-03-16
KR870010444A (ko) 1987-11-30
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KR950012515B1 (ko) 1995-10-18
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US5142536A (en) 1992-08-25
DE3750704D1 (de) 1994-12-08
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EP0243113A2 (en) 1987-10-28

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