JPS63108438A - シングルチツプマイクロコンピユ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明はシングルチップマイクロコンピュータに係わり
、特に種々のテストモードを指定可能なシングルチップ
マイクロコンピュータに関する。

〈従来の技術〉 近年、大規模集積回路（以下、ＬＳＩという）の製造技
術の進歩により、シングルチップマイクロコンピュータ
の分野においても高集積化が進み。

単一半導体基板上に集積される機能もより高度化、多機
能化してきている０例えば内蔵メモリの容量の増加及び
データ処理能力の向上など、シングルチップマイクロコ
ンピュータの機能はますます高集積化、高度化する傾向
にある。一般にシングルチップマイクロコンピュータに
お゛いては製造時及び出荷時に動作テストを行なうため
の機能（テスト機能）が付加されているが、前記テスト
機能には大きく分けて、 （１）内部ＲＯＭコードの掃き出し く２）内蔵ハードウェアのチェック がある。そして前記のテスト機能はチップのある特定の
外部端子に高電圧を印加することにより起動される。

前述したように最近のシングルチップマイクロコンピュ
ータはより高機能化してきており、プロセッサのハード
ウェアも複雑化し、またチップ上に搭載される周辺ハー
ドウェアも多種にわたっているので、前記（２）に関す
るテスト機能の場合においては、プロセッサのハードウ
ェアを幾つかにブロック化してそれぞれ個別にテストし
たり、それぞれの周辺ハードウェアごとにテストをおこ
なう必要が生じている。

前記（２）のテスト機能を実行する具体的手法としては
、テストプログラムの命令コードをチップ外部から供給
する方法と、チップ上に形成されたテストプログラムを
格納している読み出し専用メモリ（以下、テストＲＯＭ
という）内のテストプログラムまたはマイクロＲＯＭ　
（命令実行のためのマイクロプログラムを格納するＲＯ
Ｍ）内のテスト用マイクロプログラムにより行なう方法
とがある。後者のテストＲＯＭ、またはマイクロＲＯＭ
内のテストプログラムを実行してテストを行なう方法の
場合は、チップのボート端子を数ビツト使用して外部か
らピットパターレを入力することにより、どのハードウ
ェアのブロックをテストするかを指定している。

以下、チップに内蔵されたテストＲＯＭ内のプログラム
により、内蔵ハードウェアのチェックを行なう場合につ
いて第３図、第４図を用いて説明する。

第３図は従来のテスト機能を内蔵したシングルチップマ
イクロコンピュータのブロック図である。

まず構成要素の説明を行なう。第３図においてプログラ
ムカウンタ１０７は命令コードの格納アドレスを指すポ
インタである。内蔵ＲＯＭ１０６はユーザープログラム
を格納するプログラムＲＯＭ１０６−１及びテストプロ
グラムを格納するテストＲＯＭ１０６−２で構成される
読み出し専用メモリである。アドレスバス１１０はアド
レスデータを転送するバスであり、データバス１１１は
中央処理装置（以下、ＣＰＵという）の処理データを転
送するバスである。命令レジスタ１０３は内蔵ＲＯＭ１
０６から読み出したデータを格納するレジスタであり、
実行制御部１０４は命令レジスタ１０３に格納された命
令コードで指定されたＣＰＵ動作を制御する装置である
。実行部１０１はテンポラリレジスタ、算術論理演算ユ
ニット等を含むブロックで、データバス１１１を介して
与えられたデータに対し算術論理演算を行ない、その結
果をデータバス１１１に出力する。ランダムアクセスメ
モリ（以下、ＲＡＭという）１ｏ２は汎用レジスタ及び
様々な処理データの格納用として用いられる読み出し、
書き込みが可能なメモリであり、アドレスバス１１０を
介してアドレス指定される格納データをデータバス１１
１八出方するか、データバス１１１上のデータをアドレ
スバス１１０を介して指定されるアドレスに格納する。

以上説明したプログラムカウンタ１ｏ７．命令しジスタ
１０３、実行制御部１０４、実行部１０１、汎用レジス
タからなるブロックは中央処理装置を構成している。

ポート１０５−１，１０５−２はチップ外部との通信を
行なうための１ビツトのポートであり、データバス１１
１上のデータを外部に出力したり、外部から供給される
データを入力する機能を有している１周辺ハードウェア
ブロック３００は前記ポート１０５−１，１０５−２と
他の周辺ハードウェアとを含むブロックである。

テストモード起動回路１０８はリセット端子１００−１
からリセット入力線１０９を介して高電圧が印加される
とテスト機能実行要求であると判断して、プログラムカ
ウンタクリア線１０８−１とＲＯＭ切り換え線１０８−
２とをアクティブにする。

上記構成に係わる従来例の動作説明を行なう。

まずポート１０５−１にポート端子１００−２を介して
外部よりハイレベル（１”）またはロウレベル（”０″
′）の信号を入力する。前記入力信号は内蔵ハードウェ
アのどの部分をテストするかを指定する信号であり、従
来例における１ビツトのポートにおいては２種類のテス
トモード指定が可能である。またテスト機能実行中はポ
ート１０５−１への入力信号を保持しておく。

ポート端子１００−２にテストモード指定信号を入力し
たら、次にリセット端子１００−１に高電圧のテストモ
ード起動信号を印加する。テストモード起動回路１０８
は前記テストモード起動信号に基づきテスト機能実行要
求を認知し、プログラムカウンタクリア線１０８−１を
アクティブにしてプログラムカウンタ１０７をクリアす
るとともに、ＲＯＭ切り換え線１０８−２をアクティブ
にして、プログラムカウンタ１０７でアドレス指定可能
なＲＯＭをテストＲＯＭ１０６−２に切り換え、以後テ
ストＲＯＭ１０６−２内のプログラムをアドレス０番地
から実行させるようにする。

その後、プログラムカウンタ１０７は順次インクリメン
トされ、プログラムカウンタ１０７の指定するアドレス
の命令コードを次々にテストＲＯＭ１０６−２から読み
出し、データバス１１１を介して命令レジスタ１０３に
順次格納する。命令レジスタ１０３に格納された命令コ
ードは実行制御部１０４へ入力され、プログラマブル・
ロジック・アレイ（以下、ＰＬＡ、ただし図示せず）な
どのハードウェアもしくはマイクロプログラム制御によ
りデコードされて、実行部１０１において命令機能が実
行される。以上の動作によりテストプログラムが実行さ
れる。

第４図にテストＲＯＭ１０６−２に格納されたテストプ
ログラムの概略フローチャートを示す。

テストＲＯＭ１０Ｇ−２に格納されたテスト用プログラ
ムにおいては、まず最初にポート１０５−１の値を判定
する。前記判定の結果、ポート１゜５−１の値が′Ｏ”
なら、シングルチップマイクロコンピュータ１００内の
あるハードウェア（例えばＣＰＵ）のテストが指定され
たとして、ＣＰＵテスト用のテストプログラムＡに分岐
し、前記プログラムを実行することによりＣＰＵのテス
ト機能を実現する。また前記判定の結果、ポート１０５
−１の値が“１”ならシングルチップマイクロコンピュ
ータ１００内の周辺ハードウェア３００テスト用のテス
トプログラムＢに分岐し、前記プログラムを実行するこ
とにより周辺ハードウェアブロック３００のテスト機能
を実現する。

前記テストプログラムの実行においては、その実行結果
をＲＡＭ　１０２に格納し、テストプログラムの最後の
部分でＲＡＭ１０２に格納された前記実行データを再び
ポート１０５−２を介してポート端子１００−３より出
力し、チップ外部にテスト結果を°通知する。

以上述べたように、従来のシングルチップマイクロコン
ピュータにおいては、テスト機能を実行する際、あるビ
ットパターンをポートに入力してどの内蔵ハードウェア
をテストするかを指定しておき、次にリセット端子など
の特定外部端子に高電圧を印加してテスト機能を起動す
るという方法を採っていた。

〈発明の解決しようとする問題点〉 上述したように、従来のシングルチップマイクロコンピ
ュータは１ビツトで２通りのテストモードしか指定でき
ないので、最近のシングルチップマイクロコンピュータ
のように多機能化が進み内蔵ハードウェアが複雑化して
くると、テストの対象となるハードウェアのブロックが
２以上となり。

テストモードの指定に複数のポートが必要になってきた
。その結果、ポート数に制限のあるシングルチップマイ
クロコンピュータでは全てのハードウェアブロックをテ
ストできないという問題点があった。また、複数ビット
のポートを使用してテストモードを指定する場合はテス
トモードの指定に使用するポートのテストが不能になる
という問題点もあった。

それで、本発明の目的は上記問題点を解決したシングル
チップマイクロコンピュータを提供することである。

く問題点を解決するための手段〉 本願第１発明に係わるシングルチップマイクロコンピュ
ータは単一の半導体基板にコンピュータ機能とテスト機
能とを実現させており、外部からの指令に基づきテスト
モードを実行させる制御信号を発生させるテストモード
起動回路と、該テストモード起動回路から供給される制
御信号に応答して外部から単一のポートを介してシリア
ルに供給されるテストモード指定データを格納するレジ
スタと、該テストモード指定データをデコードしてテス
トモードの指定を行なうデコーダと、該デコーダにより
指定されたテストモードを前記制御信号に基づき実行し
てテスト機能を実現する実行手段とを備えたことを特徴
としている。

本願第２発明は前記第１発明に牽連してなされたもので
あり、本願第２発明に係わるシングルチップマイクロコ
ンピュータは単一の半導体基板にコンピュータ機能とテ
スト機能とを実現させており、外部からの指令に基づき
テストモードを実行させる制御信号を発生させるテスト
モード起動回路と、外部から単一のポートを介してシリ
アルに供給されるテストモード指定データを保持するシ
リアル・インタフェイスと、前記テストモード起動回路
から供給される制御信号に応答して前記シリアル・イン
タフェイスに保持されているテストモード指定データを
ラッチするテストデータ指定レジスタと、該テストモー
ド指定データをデコードしてテストモードの指定を行な
うデコーダと、該デコーダにより指定されたテストモー
ドを前記制御信号に基づき実行してテスト機能を実現す
る実行手段とを備えたことを特徴としている。

〈作用〉 本願第１発明に係わるシングルチップマイクロコンピュ
ータは外部からテストモードを指定する指令を受けると
、テストモード起動回路がテストモードを実行させる制
御信号を発生させる。テストモード起動回路から制御信
号が供給されるとレジスタがまず制御信号に応答して外
部から単一のポートを介してシリアルに供給されるテス
トモード指定データを格納し、続いてデコーダが該テス
トモード指定データをデコードしてテストモードの指定
を行ない、実行手段が該デコーダにより指定されたテス
トモードを前記制御信号に基づき実行してテスト機能を
実現する。

これに対して、本願第２発明は外部からテストモードを
指定する指令を受けると、テストモード起動回路がテス
トモードを実行させる制御信号製発生させる。シリアル
・インタフェイスは外部から単一のポートを介してシリ
アルに供給されるテストモード指定データを保持し、テ
ストデータ指定レジスタが前記テストモード起動回路か
ら供給される制御信号に応答して前記シリアル・インタ
フェイスに保持されているテストモード指定データをラ
ッチする。続いてデコーダはテスＩ−モード指定データ
をデコードしてテストモードの指定を行ない、実行手段
が前記デコーダにより指定されたテストモードを制御信
号に基づき実行してテスト機能を実現する。

〈実施例〉 次に本発明に係わるテストモード指定方式を内蔵したシ
ングルチップマイクロコンピュータについて図面を参照
して説明する。

まず、本願第１発明の一実施例について第１図を用いて
説明する。

第１図は本願第１発明の一実施例のシングルチップマイ
クロコンピュータを示すブロック図であり、まず構成を
説明する。

第１図においてプログラムカウンタ１０７は命令コード
の格納アドレスを指すポインタであり、内蔵ＲＯＭ　１
０６はユーザープログラムを格納するプログラムＲＯＭ
を含む読み出し専用メモリである。アドレスバス１１０
はアドレスデータを転送し、データバス１１１は中央処
理装置の処理データを転送するバスである。命令レジス
タ１０３は内蔵ＲＯＭ１０６から読み出した命令コード
を格納するレジスタであり、実行制御部１０４は命令レ
ジスタ１０３に格納された命令コードで指定されたＣＰ
Ｕ動作を制御する。このＣＰＵ動作はマイクロＲＯＭ内
の命令実行用マイクロプログラムにより行なわれ、この
内ｆｉＲＯＭ１０６内にはテストを実行するためのマイ
クロプログラムも内蔵されている。

実行部１０１はテンポラリレジスタ、算術論理演算ユニ
ットなどを有するブロックであり、データバス１１１を
介して与えられたデータに対して算術論理演算を行ない
、その結果をデータバス１１１に出力する。ＲＡＭ　１
０２は汎用レジスタ及び様々な処理データ格納用として
用いられる読み出し、書き込みが可能なメモリであり、
アドレスバス１１０を介してアドレス指定される格納デ
ータをデータバス１１１へ出力するか、データバス１１
１上のデータをアドレスバス１１０を介して指定される
アドレスに格納する。上記プログラムカウンタ１０７．
命令レジスタ１０３、実行制御部１０４、実行部１０１
、汎用レジスタからなるブロックは中央処理装置（ｃｐ
ｕ）を構成している。

テストモード起動回路１０８は、リセット端子１００−
１からリセット入力線１０９を介して高電圧が印加され
るとテスト機能実行要求であることを検出し、シフトレ
ジスタ動作線１０８−５を介してシフトレジスタ２００
に所定のタイミングでシフトクロックを２パルス出力し
た後、テストモード起動線１０８−４をアクティブにす
る。

シフトレジスタ２００はシングルチップマイクラコンピ
ュータ１００内に内蔵されている１ビツトのポートに２
ビツトのシフトレジスタを付加したもので、シフトレジ
スタ動作線１０８−５から供給される２パルスのシフト
クロックにより、ポート端子１００−２から入力される
２ビツトのシリアルデータを所定のタイミングでシフト
させながら格納し、シフトレジスタ動作線１０８−５が
アクティブでないときにはポート端子に接続されている
ビットのみが１ビツトポートとしての動作を行なう。

デコーダ２０２はシフトレジスタ２００の２ビツトデー
タをデコードした後、デコード信号を実行制御部１０４
に出力する。

上記構成に係わるシングルチップマイクロコンピュータ
のテストモードの指定手法及びテストモードの起動につ
いて説明する。

最初にリセット端子１００−１４：、高電圧のレベル信
号を印加する。テストモード起動回路１０８は前記信号
をテスト機能実行要求信号として認知し、シフトクロッ
クを２パルス所定のタイミングでシフトレジスタ動作線
１０８−５を介してシフトレジスタ２００に出力する。

上記シフトクロックに同期してポート端子１００−２よ
りテストモードを指定する２ビツトのデータをシリアル
に入力する。シフトレジスタ２００は前記シリアルデー
タをシフトレジスタ動作線１０８−５からのシフトクロ
ックに同期してシフトさせながら格納する。

デコーダ２０２は直ちにシフトレジスタ２００の出力を
デコードし、テストモード指定線２０２−１にデコード
結果を出力してテストモードの指定を実行制御部１０４
に対し行なう。本実施例の場合はシフトレジスタ２００
の２ビツトで、テストモード指定を行なっているので、
最大４通りのテストモード指定が可能である。また、シ
フトレジスタ２００のビット数を増加することにより。

容易にテストモード数の増加に対応可能である。

実行制御部１０４はテストモードの指定をテストモード
指定線２０２−１を介して受は取ると。

指定されたテストモードのテストプログラムが格納され
たマイクロプログラムの開始アドレスを指定する。テス
トモード起動回路１０８はシフトレジスタ２００に２パ
ルスのシフトクロツタを出方した後、テストモード起動
線１０８−４をアクティブにする。その後実行制御部１
０４は、テストモード指定線２０２−１で指定されたマ
イクロＲＯＭ中のテストプログラムの実行を開始する。

よって本願第１発明の一実施例のように、チップ内部の
１ビツトボートに数ビットのシフトレジスタ、デコーダ
など少量のハードウェアを付加することによって、従来
は外部端子１本で２通りのテストモードしか指定できな
がったものが、外部端子１本で多数のテストモードが指
定できる。またシフトレジスタ内データによりテストモ
ード指定を行なうので、テストモード指定に使用するポ
ートもテスト可能となり、テスト不能なボートがなくな
る。

次に本願第２発明の一実施例に係わるテストモード指定
方式を有するシングルチップマイクロコンピュータにつ
いて第２図を用いて説明する。本実施例はチップ内に非
同期方式シリアル・インタフェイスを有しており、また
テストはマイクロＲＯＭ内のマイクロプログラムに基づ
き実行する。

第２図は本願第２発明の一実施例に係わるシングルチッ
プマイクロコンピュータのブロック図であり、まず構成
の説明を行なう。

第２図においてプログラムカウンタ１０７は命令コード
の格納アドレスを指すポインタであり、内蔵ＲＯＭ１０
６はユーザープログラムを格納するプログラムＲＯＭを
含む読み出し専用メモリである。アドレスバス１１０は
アドレスデータを転送し、データバス１１１は中央処理
装置の処理データを転送するバスである。命令レジスタ
１０３は内蔵ＲＯＭ　１０６から読み出した命令コード
を格納するレジスタであり、実行制御部１０４は命令レ
ジスタ１０３に格納された命令コードで指定されたＣＰ
Ｕ動作を制御する。このＣＰＵ動作はマイクロＲＯＭ内
の命令実行用マイクロプログラムにより行なわれ、この
内蔵ＲＯＭ　１０６内にはテストを実行するためのマイ
クロプログラムも内蔵されている。

実行部１０１はテンポラリレジスタ、算術論理演算ユニ
ットなどを有するブロックであり、データバス１１１を
介して与えられたデータに対して算術論理演算を行ない
、その結果をデータバス１１１に出力する。ＲＡＭ１０
２は汎用レジスタ及び様々な処理データ格納用として用
いられる読み出し、書き込みが可能なメモリであり、ア
ドレスバス１１０を介してアドレス指定される格納デー
タをデータバス１１１へ出力するが、データバス１１１
上のデータをアドレスバス１１０を介して指定されるア
ドレスに格納する。上記プログラムカウンタ１０７、命
令レジスタ１０３、実行制御部１０４、実行部１０１、
汎用レジスタからなるブロックは中央処理装！（ＣＰＵ
）を構成している。

テストモード起動回路１０８は、リセット端子１００−
１からリセット入力、ｌ１ｌ１０９を介して高電圧が印
加されると、テスト起動要求であることを判別して、レ
ジスタラッチ信号線１０８−３、テストモード起動線１
０８−４をアクティブにする。

一方、シフトレジスタ２００は非同期方式のシリアル・
インタフェイス４００に設けられているシフトレジスタ
であり、８ビツト長の構成になっており、ポート端子１
００−２から供給されるスタートビットを検出すると前
記ビットに続く８ビツトのデータを所定の内部クロック
でシフトしながら格納する。テストモード指定レジスタ
２０１は８ビツト長のレジスタでレジスタラッチ信号線
１０８−３がアクティブになった時、シフトレジスタ２
００に格納されているデータをラッチする。

デコーダ２０２はテストモード指定レジスタ２゜１に格
納されているをデータをデコードして、テストモードの
選定を行ない、テストモード指定線２０２−１を介して
テストモードの指定信号を実行制御部１０４に出力する
。

次に、上記構成に係わる本実施例におけるテストモード
の指定手法およびテストモードの起動について説明する
。最初にシングルチップマイクロコンピュータ１００の
通常動作時において、ポート端子１００−２にスタート
ビット１ビツトとテストモードの指定を行なうための８
ビツトとから成るデータを、所定のボーレートで１ビツ
トずつシリアルに入力する。シフトレジスタ２００は内
部のクロックに同期して、前記データをシフトしながら
格納する。

次にリセット端子１００−１に高電圧のレベル信号を印
加する。テストモード起動回路１０８は前記入力信号を
テスト機能実行要求信号として認知し、まずレジスタラ
ッチ信号線１０８−３をアクティブにし、シフトレジス
タ２００内のデータをテストモード指定レジスタ２０１
にラッチする。

デコーダ２０２は直ちにテストモード指定レジスタ２０
１の出力をデコードし、テストモード指定線２０２−１
にデコード結果を出力してテストモードの指定を実行制
御部１０４に対し行なう。本実施例の場合はテストモー
ド指定レジスタ２０１が８ビツト構成なので、最大２５
６通りのテストモードを指定可能である。

実行制御部１０４はテストモードの指定をテストモード
指定線２０２−１を介して受は取ると、指定されたテス
トモードのテストプログラムが格納されたマイクロプロ
グラムの開始アドレスを指定する。テストモード起動回
路１０８は、その後テストモード起動線１０８−４をア
クティブにする。実行制御部１０４は前記信号により、
テストモード指定線２０２−１で指定されたマイクロＲ
ＯＭ中のテストプログラムの実行を開始する。

よって上述の第１発明の一実施例においては。

チップ内部の既存のシフトレジスタを使用し、テストモ
ード指定レジスタ、デコーダなど少量のハードウェアを
付加することにより、従来は外部端子１本で２通りのテ
ストモードしか指定できなかったものが、外部端子１本
で多数のテストモードが指定できる。またテストモード
指定レジスタに、格納されたデータによってテストモー
ドの指定を行なうので、シリアルポートのテストも可能
となる。

さらに上記第１実施例においては、テストの実行をテス
ト専用のマイクロプログラムにより行なうため、プロセ
ッサのマクロ命令によって作成されたテストプログラム
よりも、より正確なテストが実現できる。

〈発明の効果〉 以上説明してきたように、本願第１発明および第２発明
によると、シングルチップマイクロコンピュータ内のシ
リアル・インタフェイスを使用するか、あるいはシフト
レジスタを１個の入力端子に付加することによりポート
数の少ないシングルチップマイクロコンピュータ、特に
ＩＣカード等に搭載するシングルチップマイクロコンピ
ュータのようにシリアルポート１本のみ有している場合
でも多数のテストモードの指定が可能であるという効果
を有する。

また、テストモード指定レジスタに格納されているデー
タに基づきテストモードを指定するので、シリアルポー
トもテスト可能であり、よって通常動作時に使用するハ
ードウェアは全てテスト可能になるという効果もある。

加えて、多数のポートを内蔵しているシングルチップマ
イクロコンピュータでもテスト不能なポートが存在しな
いという効果もある。

【図面の簡単な説明】

第１図は本願第１発明の一実施例の構成を示すブロック
図、 第２図は本願第２発明の一実施例の構成を示すブロック
図。 第３図は従来例の構成を示すブロック図、第４図は従来
例のテストプログラムのフローチャート図である。 １００・・・・・・・シングルチップマイクロコンピュ
ータ、 １００−１・・・・・リセット端子、 １００−２・・・・・ボート端子、 １０１・・・・・・・実行部、 １０２・・・・・・・ＲＡＭ、 １０３・・・・・・・命令レジスタ、 １０４・・・・・・・実行制御部、 １０５−１゜ １０５−２・　・　・　・　・ポート、１０６・・・・
・・・内蔵ＲＯＭ、 １０６−１・・・・・プログラムＲＯＭ、１０６−２・
・・・・テストＲＯＭ、 １０７・・・・・・・プログラムカウンタ、１０８・・
・・・・・テストモード起動回路。 ２００・・・・・・・シフトレジスタ、２０１・・・・
・・・テストモード指定レジスタ。 ２０２・・・・・・・デコーダ、 ３００・・・・・・・周辺ハードウェアブロック、 ４００・・・・・・・シリアル・ インタフェイス。

Claims (2)

【特許請求の範囲】
1. （１）単一の半導体基板にコンピュータ機能とテスト機
   能とを実現させたシングルチップマイクロコンピュータ
   において、 外部からの指令に基づきテストモードを実行させる制御
   信号を発生させるテストモード起動回路と、 該テストモード起動回路から供給される制御信号に応答
   して外部から単一のポートを介してシリアルに供給され
   るテストモード指定データを格納するレジスタと、 該テストモード指定データをデコードしてテストモード
   の指定を行なうデコーダと、 該デコーダにより指定されたテストモードを前記制御信
   号に基づき実行してテスト機能を実現する実行手段とを
   備えたことを特徴とするシングルチップマイクロコンピ
   ュータ。
2. （２）単一の半導体基板にコンピュータ機能とテスト機
   能とを実現させたシングルチップマイクロコンピュータ
   において、 外部からの指令に基づきテストモードを実行させる制御
   信号を発生させるテストモード起動回路と、 外部から単一のポートを介してシリアルに供給されるテ
   ストモード指定データを保持するシリアル・インタフェ
   イスと、 前記テストモード起動回路から供給される制御信号に応
   答して前記シリアル・インタフェイスに保持されている
   テストモード指定データをラッチするテストデータ指定
   レジスタと、 該テストモード指定データをデコードしてテストモード
   の指定を行なうデコーダと、 該デコーダにより指定されたテストモードを前記制御信
   号に基づき実行してテスト機能を実現する実行手段とを
   備えたことを特徴とするシングルチップマイクロコンピ
   ュータ。