JPH02133834A - インサートキットエミュレータ - Google Patents
インサートキットエミュレータInfo
- Publication number
- JPH02133834A JPH02133834A JP63288585A JP28858588A JPH02133834A JP H02133834 A JPH02133834 A JP H02133834A JP 63288585 A JP63288585 A JP 63288585A JP 28858588 A JP28858588 A JP 28858588A JP H02133834 A JPH02133834 A JP H02133834A
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- JP
- Japan
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- circuit
- microprocessor
- executing
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- 230000014759 maintenance of location Effects 0.000 claims 1
- 230000000717 retained effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 14
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
- G06F11/3466—Performance evaluation by tracing or monitoring
- G06F11/348—Circuit details, i.e. tracer hardware
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサが持つ記憶領域を階層的に
分離して記憶保護を行なう記憶管理機構を持つインサー
キットエミュレータに関し、特に記憶領域の階層番号(
以下、実行レベルと称す)に応じてトレースの0N10
FFを行なうインサーキットエミュレータに関する。
分離して記憶保護を行なう記憶管理機構を持つインサー
キットエミュレータに関し、特に記憶領域の階層番号(
以下、実行レベルと称す)に応じてトレースの0N10
FFを行なうインサーキットエミュレータに関する。
マイクロプロセッサが持つ記憶領域を階層的に分離して
記憶保護を行なうマイクロプロセッサ用従来インサーキ
ットエミュレータのブロック図を第5図、ラッチ回路、
比較器、レジスタ回路例(トレースメモリはブロック図
)を第6図、レジスタへの書き込み回路例を第7図、ア
ドレス信号をトレースするトレースメモリ回路例を第8
図、第8図のタイミング図を第9図に示す。
記憶保護を行なうマイクロプロセッサ用従来インサーキ
ットエミュレータのブロック図を第5図、ラッチ回路、
比較器、レジスタ回路例(トレースメモリはブロック図
)を第6図、レジスタへの書き込み回路例を第7図、ア
ドレス信号をトレースするトレースメモリ回路例を第8
図、第8図のタイミング図を第9図に示す。
第5図において、lbは少なくとも、バスサイクルの開
始を示す信号、アドレス、マイクロプロセッサの状態を
示すステータスを出力し、データを入出力するエミュレ
ーション用マイクロプロセッサであるECPU、2bは
EC!PU16が出力するバスサイクルの開始を示す信
号によってECPUl bが出力するアドレス、ステー
タス。
始を示す信号、アドレス、マイクロプロセッサの状態を
示すステータスを出力し、データを入出力するエミュレ
ーション用マイクロプロセッサであるECPU、2bは
EC!PU16が出力するバスサイクルの開始を示す信
号によってECPUl bが出力するアドレス、ステー
タス。
入出力するデータをラッチするラッチ回路、3CはEC
PUlbの入出力信号をトレースする際のトレース条件
を保持し、第7図に示すインサーキットエミュレータの
スパーバイザーCP U ニ、1:り後述ローカルバス
を通じてデータ内容が変更可能なレジスタ、46はラッ
チ回路2bとレジスタ3cの内容であるアドレス、デー
タ、ステータスを比較して比較結果を出力する比較器、
5bは比較器4bの比較結果によってECPUlbのア
ドレス、データ、ステータスのトレースを行なうトレー
スメモリ、7は比較器4bの比較結果でトレースメモリ
へECPUlbのアドレス等ヲ書キ込み、保持するか否
かの制御を行なうトレースイネーブル信号、8はECP
Ulb、ラッチ回路2b。
PUlbの入出力信号をトレースする際のトレース条件
を保持し、第7図に示すインサーキットエミュレータの
スパーバイザーCP U ニ、1:り後述ローカルバス
を通じてデータ内容が変更可能なレジスタ、46はラッ
チ回路2bとレジスタ3cの内容であるアドレス、デー
タ、ステータスを比較して比較結果を出力する比較器、
5bは比較器4bの比較結果によってECPUlbのア
ドレス、データ、ステータスのトレースを行なうトレー
スメモリ、7は比較器4bの比較結果でトレースメモリ
へECPUlbのアドレス等ヲ書キ込み、保持するか否
かの制御を行なうトレースイネーブル信号、8はECP
Ulb、ラッチ回路2b。
トレースメモリ5b、後述ローカルバス11を接続しア
ドレス、データ、ステータスなどの信号を伝送スるエミ
ュレーションバス、9はECPUlbのバスサイクル開
始を示す信号で、ラッチ回路2aにラッチするタイミン
グ及びトレースメモリ5bにトレースするタイミングを
与えるバスサイクル信号、10はインサーキットエミュ
レータ内の種々の制御を行ない、特にレジスタ3aの内
容を後述ローカルバスを介して変更するスーパーバイザ
ーである5CPU% 11は後述ターゲットシステム、
5CPUI O,エミュレーションバス8に接続されて
いるローカルバス、12はインサーキットエミュレータ
でデパックを行なう対象であるターゲットシステムであ
る。
ドレス、データ、ステータスなどの信号を伝送スるエミ
ュレーションバス、9はECPUlbのバスサイクル開
始を示す信号で、ラッチ回路2aにラッチするタイミン
グ及びトレースメモリ5bにトレースするタイミングを
与えるバスサイクル信号、10はインサーキットエミュ
レータ内の種々の制御を行ない、特にレジスタ3aの内
容を後述ローカルバスを介して変更するスーパーバイザ
ーである5CPU% 11は後述ターゲットシステム、
5CPUI O,エミュレーションバス8に接続されて
いるローカルバス、12はインサーキットエミュレータ
でデパックを行なう対象であるターゲットシステムであ
る。
第6図において、ECPUより出力されるアドレス、ス
テータスをそれぞれ、ADDRESS。
テータスをそれぞれ、ADDRESS。
5TATUS、ECPUからの入出力であるデータをD
ATA、バスサイクルの開始を示す信号をBCY (ア
クティブLOW)とする。比較器はラッチ回路、レジス
タの出力を比較し、ラッチ回路、レジスタの出力値が同
値ならばトレースイネーブル信号7がLOWレベルとな
る。
ATA、バスサイクルの開始を示す信号をBCY (ア
クティブLOW)とする。比較器はラッチ回路、レジス
タの出力を比較し、ラッチ回路、レジスタの出力値が同
値ならばトレースイネーブル信号7がLOWレベルとな
る。
第7図において、5CPUはレジスタを1つのIloと
して、レジスタに対してデータの書き込みを行なう。5
CPUのアドレスをデコードしてレジスタの端子Gへの
入力とする。GにLOWレベルの信号を入力するとD端
子から入力されたデータがQ端子へそのまま出力され、
Gに旧ghレベルの信号が入力されるとデータが保持さ
れる。
して、レジスタに対してデータの書き込みを行なう。5
CPUのアドレスをデコードしてレジスタの端子Gへの
入力とする。GにLOWレベルの信号を入力するとD端
子から入力されたデータがQ端子へそのまま出力され、
Gに旧ghレベルの信号が入力されるとデータが保持さ
れる。
第8図において、メモリは入力ポートと出力ポートが分
れているデュアルポー)RAMで入力ホードはエミュレ
ーションバスの中のアドレス信号、出力ポートはローカ
ルバスに接続される。トレースはECPUl bのシス
テムクロックCLKでトレースメモリを有効にするE端
子、トレースメモリにタイミングを与えるG端子(本回
路例ではバスサイクルを示すBOY)を同期化してメモ
リのチップセレク)C8及びR/Wを生成することで、
カウンタがG端子に入力されたクロック数を計測し、ト
レースメモリのアドレスを決定し、DIN端子からのア
ドレス信号のデータをトレースメモリに保持することで
行なわれる。トレースデータの読み出しは5CPUがト
レースメモリにローカルバスのアドレス、メモリリクエ
ストMRQ。
れているデュアルポー)RAMで入力ホードはエミュレ
ーションバスの中のアドレス信号、出力ポートはローカ
ルバスに接続される。トレースはECPUl bのシス
テムクロックCLKでトレースメモリを有効にするE端
子、トレースメモリにタイミングを与えるG端子(本回
路例ではバスサイクルを示すBOY)を同期化してメモ
リのチップセレク)C8及びR/Wを生成することで、
カウンタがG端子に入力されたクロック数を計測し、ト
レースメモリのアドレスを決定し、DIN端子からのア
ドレス信号のデータをトレースメモリに保持することで
行なわれる。トレースデータの読み出しは5CPUがト
レースメモリにローカルバスのアドレス、メモリリクエ
ストMRQ。
リード・ライトR/Wを与えることで行なわれ、そのア
ドレスに対応したデータはD 6@を端子より出力され
、第5図に示されるローカルバス11を通して、CRT
デイスプレィ等に表示される。第9図は第8図の回路例
のトレースメモリの書き込み、読み出し動作のタイミン
グ図を示している。
ドレスに対応したデータはD 6@を端子より出力され
、第5図に示されるローカルバス11を通して、CRT
デイスプレィ等に表示される。第9図は第8図の回路例
のトレースメモリの書き込み、読み出し動作のタイミン
グ図を示している。
従来例である第5図、第6図では、アドレス。
データ、ステータスなど、さまざまな条件でのトレース
の0N10FFが可能だが、実行レベルの情報がトレー
スON10 F F条件に入っていないため、実行レベ
ルがどこで変化したのか分らず、当然のことながらある
実行レベルのみのトレースといったこともできなかった
。
の0N10FFが可能だが、実行レベルの情報がトレー
スON10 F F条件に入っていないため、実行レベ
ルがどこで変化したのか分らず、当然のことながらある
実行レベルのみのトレースといったこともできなかった
。
上述した記憶管理機構を持つマイクロプロセッサ用従来
インサーキットエミュレータは、エミュレーションCP
Uから実行レベルの情報が直接出力されないので、エミ
ュレーションCPUが実行レベルの変化するプログラム
を実行しても、どこで実行レベルが変化したのか、とい
った情報がトレースデータに残らない、特にO8とアプ
リケーションプログラムが実行される場合、通常、O8
は上位の実行レベル、アプリケーションプログラムは下
位の実行レベルとなり、O8のみのデパックまたはアプ
リケーションプログラムのみのデパックを行なう場合、
実行レベルごとに分けてトレースするといったことが不
可能であるといった欠点がある。
インサーキットエミュレータは、エミュレーションCP
Uから実行レベルの情報が直接出力されないので、エミ
ュレーションCPUが実行レベルの変化するプログラム
を実行しても、どこで実行レベルが変化したのか、とい
った情報がトレースデータに残らない、特にO8とアプ
リケーションプログラムが実行される場合、通常、O8
は上位の実行レベル、アプリケーションプログラムは下
位の実行レベルとなり、O8のみのデパックまたはアプ
リケーションプログラムのみのデパックを行なう場合、
実行レベルごとに分けてトレースするといったことが不
可能であるといった欠点がある。
本発明は、実行レベル情報が直接出力されるエミュレー
ション用マイクロプロセッサ、!: 、エミュレーショ
ン用マイクロプロセッサが出カスる実行レベル情報、ア
ドレス、ステータス信号、入出力するデータ信号をバス
サイクルごとにう、チするラッチ回路と、スーパーバイ
ザーCPUにより内部データが書き換え可能なレジスタ
と、ラッチ回路とレジスタのデータを比較して比較結果
を出力する比較器と、比較器が出力する比較結果に応じ
て、エミュレーション用マイクロプロセッサの実行レベ
ル情報、アドレス、データ、ステータスをトレースする
トレースメモリとを有している。
ション用マイクロプロセッサ、!: 、エミュレーショ
ン用マイクロプロセッサが出カスる実行レベル情報、ア
ドレス、ステータス信号、入出力するデータ信号をバス
サイクルごとにう、チするラッチ回路と、スーパーバイ
ザーCPUにより内部データが書き換え可能なレジスタ
と、ラッチ回路とレジスタのデータを比較して比較結果
を出力する比較器と、比較器が出力する比較結果に応じ
て、エミュレーション用マイクロプロセッサの実行レベ
ル情報、アドレス、データ、ステータスをトレースする
トレースメモリとを有している。
すなわち、本発明では、実行レベルの情報を直接出力す
るエミュレーションCPUを使用し、実行レベルの情報
をアドレス等と同時にトレースする、または、その情報
を使い、実行レベルごとのトレース条件0遺択を行なっ
ている。
るエミュレーションCPUを使用し、実行レベルの情報
をアドレス等と同時にトレースする、または、その情報
を使い、実行レベルごとのトレース条件0遺択を行なっ
ている。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例のブロック図であり、第2図
は一実施のラッチ回路、比較器、レジスタ回路例である
。第1図において、従来例のブロック図である第5図と
同じ構成要素7.8.9.10゜11.12については
説明を省略する。1aは実行レベルを表わす信号、及び
バスサイクルの開始を示す信号、マイクロプロセッサの
状態を示すステータスを出力し、データの入出力を行な
うエミュレーション用マイクロプロセッサであるECP
U。
は一実施のラッチ回路、比較器、レジスタ回路例である
。第1図において、従来例のブロック図である第5図と
同じ構成要素7.8.9.10゜11.12については
説明を省略する。1aは実行レベルを表わす信号、及び
バスサイクルの開始を示す信号、マイクロプロセッサの
状態を示すステータスを出力し、データの入出力を行な
うエミュレーション用マイクロプロセッサであるECP
U。
2aはECPUlaが出力する実行レベルを表わす信号
をラッチするために第5図のラッチ回路2bのデータ幅
を拡張したラッチ回路、3aは第5図のレジスタ2cに
実行レベル用のデータ保持部を付加したレジスタ、4&
はラッチ回路2a、 レジスタ3aと同様に実行レベ
ル情報追加に伴なうデータ幅を拡張した比較器、5aも
同様に5bのデータ幅を拡張したトレースメモリ、6a
はECPUlaが出力する実行レベルの情報でラッチ回
路2aでラッチされ、かつトレースメモリ5aでトレー
スされるレベル信号である。
をラッチするために第5図のラッチ回路2bのデータ幅
を拡張したラッチ回路、3aは第5図のレジスタ2cに
実行レベル用のデータ保持部を付加したレジスタ、4&
はラッチ回路2a、 レジスタ3aと同様に実行レベ
ル情報追加に伴なうデータ幅を拡張した比較器、5aも
同様に5bのデータ幅を拡張したトレースメモリ、6a
はECPUlaが出力する実行レベルの情報でラッチ回
路2aでラッチされ、かつトレースメモリ5aでトレー
スされるレベル信号である。
第2図は従来例の回路例である第6図に実行レベル情報
であるレベル信号を付加したものである。
であるレベル信号を付加したものである。
第2図において、トレースする条件を保持するレジスタ
の実行レベルのビットにトレースする必要のある実行レ
ベルの番号を第7図に示したようにセットし、セットし
なかったビットはドントケアとすると、レジスタでセッ
トされた実行レベル番号とラッチ回路でラッチした実行
レベル番号が一致すれば比較器は比較結果としてLOW
レベルを出力し、ラッチ回路でラッチしている内容がト
レースメモリに書き込まれる。ラッチ回路でラッチされ
る内容はバスサイクルの開始を示す丁てY信号をラッチ
回路のゲート(G)の入力とすることで、ラッチ回路に
はバスサイクルごとのエミュレーションCPUの状態が
ラッチされ、トレースメモリにはレジスタで指定された
実行レベルのトレースのみが結果として残る。
の実行レベルのビットにトレースする必要のある実行レ
ベルの番号を第7図に示したようにセットし、セットし
なかったビットはドントケアとすると、レジスタでセッ
トされた実行レベル番号とラッチ回路でラッチした実行
レベル番号が一致すれば比較器は比較結果としてLOW
レベルを出力し、ラッチ回路でラッチしている内容がト
レースメモリに書き込まれる。ラッチ回路でラッチされ
る内容はバスサイクルの開始を示す丁てY信号をラッチ
回路のゲート(G)の入力とすることで、ラッチ回路に
はバスサイクルごとのエミュレーションCPUの状態が
ラッチされ、トレースメモリにはレジスタで指定された
実行レベルのトレースのみが結果として残る。
第3図は本発明の他の実施例2のブロック図であり、第
4図は実施例2のラッチ回路、比較器。
4図は実施例2のラッチ回路、比較器。
レジスタ回路例である。
第3図において第1図、第5図と相違のある3b、6b
、13,14について説明する。3bはECPUlaが
出力する実レベル情報によって選択されるレジスタ群で
あり、第4図では4個のレジスタを持つレジスタ、6b
はECPUlaが出力する実行レベルの情報でトレース
メモリ5aでトレースされ、後述セレクタの入力信号と
なるレベル信号、13はレベル信号6bを入力として実
行レベルに応じたレジスタをレジスタ3bから選択する
セレクタ、14はセレクタ13の出力でレジスタ3bの
個々のレジスタのイネーブル信号となるセレクト信号で
ある。
、13,14について説明する。3bはECPUlaが
出力する実レベル情報によって選択されるレジスタ群で
あり、第4図では4個のレジスタを持つレジスタ、6b
はECPUlaが出力する実行レベルの情報でトレース
メモリ5aでトレースされ、後述セレクタの入力信号と
なるレベル信号、13はレベル信号6bを入力として実
行レベルに応じたレジスタをレジスタ3bから選択する
セレクタ、14はセレクタ13の出力でレジスタ3bの
個々のレジスタのイネーブル信号となるセレクト信号で
ある。
第4図は第3図のレジスタ3b内の個々のレジスタが4
個、すなわちECPUlaが出力するレベル信号6bが
2bitで実行レベルが0〜3の4レベルの場合の回路
例である。第4図の場合、レジスタは実行レベルごとに
専用のものを設けることで、異なる実行レベルのプログ
ラム、例えばO8とアプリケーションプログラムをそれ
ぞれの条件で同時にトレースすることが可能となる。具
体的な動作は、実行レベルを除く、アドレス。
個、すなわちECPUlaが出力するレベル信号6bが
2bitで実行レベルが0〜3の4レベルの場合の回路
例である。第4図の場合、レジスタは実行レベルごとに
専用のものを設けることで、異なる実行レベルのプログ
ラム、例えばO8とアプリケーションプログラムをそれ
ぞれの条件で同時にトレースすることが可能となる。具
体的な動作は、実行レベルを除く、アドレス。
データ、ステータスの信号なう、チ回路、レジスタ間の
比較の対象とし、実行レベルはセレクタを通してデコー
ドされレジスタ0〜3のイネーブル信号となる。レジス
タ0〜3のπ端子にLOWレベルが入力されるとそのレ
ジスタが選ばれたこととなり、他のπ端子が旧ghレベ
ルのレジスタは出力端子Qがハイ・インピーダンス状態
となる。比較された結果はトレースメモリのトレース0
N10FFとして使用される。
比較の対象とし、実行レベルはセレクタを通してデコー
ドされレジスタ0〜3のイネーブル信号となる。レジス
タ0〜3のπ端子にLOWレベルが入力されるとそのレ
ジスタが選ばれたこととなり、他のπ端子が旧ghレベ
ルのレジスタは出力端子Qがハイ・インピーダンス状態
となる。比較された結果はトレースメモリのトレース0
N10FFとして使用される。
以上説明したように本発明は実行レベル情報が直接出力
されるエミュレーション用マイクロプロセッサと、エミ
ュレーション用マイクロプロセッサが出力する実行レベ
ル情報、アドレス、ステータス信号、入出力するデータ
信号をバスサイクルごとにラッチする回路と、スーパー
バイザーCPUにより内部データが書き換え可能なレジ
スタと、ラッチ回路とレジスタのデータを比較して比較
結果を出力する比較器と、比較器が出力する比較結果に
応じて実行レベル情報、アドレス、データ。
されるエミュレーション用マイクロプロセッサと、エミ
ュレーション用マイクロプロセッサが出力する実行レベ
ル情報、アドレス、ステータス信号、入出力するデータ
信号をバスサイクルごとにラッチする回路と、スーパー
バイザーCPUにより内部データが書き換え可能なレジ
スタと、ラッチ回路とレジスタのデータを比較して比較
結果を出力する比較器と、比較器が出力する比較結果に
応じて実行レベル情報、アドレス、データ。
ステータスをトレースするトレースメモリとを有するこ
とにより、複数の実行レベルに又がって実行されるプロ
グラムの中から指定した実行レベルの実行結果のみトレ
ースすることができるといった効果がある。
とにより、複数の実行レベルに又がって実行されるプロ
グラムの中から指定した実行レベルの実行結果のみトレ
ースすることができるといった効果がある。
第1図は本発明の一実施例のブロック図、第2図は本発
明の一実施例の回路例、第3図は本発明の第2実施例の
ブロック図、第4図は第2実施例の回路例、第5図は従
来例のブロック図、第6図は従来例の回路例、第7図は
本発明の実施例、従来例ともに共通なレジスタへの書き
込み回路例、第8図は本発明の実旅例、従来例ともに共
通なトL/−スメモリ回路例、第9図は第8図のタイミ
ング図である。 1 a、1 b−ECPU、2a、2b−ラッチ回路、
3a、3b、3c・・・・・・レジスタ、4a。 4b・・・・・・比較器、5 a 、 5 b・・・・
・・トレースメモリ、6a、6b・・・・・・レベル信
号、7・旧・・トレースイネーブル信号、8・山・・エ
ミュレーションバス、9・・・・・・バスサイクル信号
、10・・川・5CPU、11・・・・・・ローカルバ
ス、12・・・・・・ターゲットシステム、13・・・
・・・セレクタ、14・・川・セレクト信号。 代理人 弁理士 内 原 晋 第z図 前乙図 L−+ +++ J第
8 図
明の一実施例の回路例、第3図は本発明の第2実施例の
ブロック図、第4図は第2実施例の回路例、第5図は従
来例のブロック図、第6図は従来例の回路例、第7図は
本発明の実施例、従来例ともに共通なレジスタへの書き
込み回路例、第8図は本発明の実旅例、従来例ともに共
通なトL/−スメモリ回路例、第9図は第8図のタイミ
ング図である。 1 a、1 b−ECPU、2a、2b−ラッチ回路、
3a、3b、3c・・・・・・レジスタ、4a。 4b・・・・・・比較器、5 a 、 5 b・・・・
・・トレースメモリ、6a、6b・・・・・・レベル信
号、7・旧・・トレースイネーブル信号、8・山・・エ
ミュレーションバス、9・・・・・・バスサイクル信号
、10・・川・5CPU、11・・・・・・ローカルバ
ス、12・・・・・・ターゲットシステム、13・・・
・・・セレクタ、14・・川・セレクト信号。 代理人 弁理士 内 原 晋 第z図 前乙図 L−+ +++ J第
8 図
Claims (1)
- 記憶保護機構の1つであり、実行されるプログラムの記
憶領域を階層的かつ論理的に分離し、前記分離された個
々の記憶領域を重み付けすることで、重み付けの低い層
から高い層へのメモリアクセスを禁止し、、重み付けの
高い層の記憶を保護する等の機能を持ったインサーキッ
トエミュレータにおいて、前記記憶保護機構の重み付け
を持った階層状記憶領域の一連番号を外部に示す手段を
持ったエミュレーション用マイクロプロセッサと、本イ
ンサーキットエミュレータ内の種々の制御を行なう制御
用マイクロプロセッサと、前記エミュレーション用マイ
クロプロセッサが入出力するデータ信号、及び出力する
階層状記憶領域の一連番号を外部に示す信号、アドレス
信号、バスの状態を示す制御信号等を前記エミュレーシ
ョン用マイクロプロセッサが出力する制御信号によって
保持を行なう第1のデータ保持回路と、前記第1のデー
タ保持回路と同等のデータ保持能力を有し、前記制御用
マイクロプロセッサからデータ及び制御信号を与えるこ
とで保持する内容を任意に変化させることが可能な第2
のデータ保持回路と、前記第1のデータ保持回路と前記
第2のデータ保持回路との保持内容を比較し、比較結果
を出力する比較回路と、前記エミュレーション用マイク
ロプロセッサが入出力した信号を前記制御用マイクロプ
ロセッサからのデータ保持信号により保持、書き込み、
読み出しを行なうメモリとを有することを特徴とするイ
ンサーキットエミュレータ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63288585A JPH02133834A (ja) | 1988-11-14 | 1988-11-14 | インサートキットエミュレータ |
US07/435,959 US5056013A (en) | 1988-11-14 | 1989-11-14 | In-circuit emulator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63288585A JPH02133834A (ja) | 1988-11-14 | 1988-11-14 | インサートキットエミュレータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02133834A true JPH02133834A (ja) | 1990-05-23 |
Family
ID=17732174
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63288585A Pending JPH02133834A (ja) | 1988-11-14 | 1988-11-14 | インサートキットエミュレータ |
Country Status (2)
Country | Link |
---|---|
US (1) | US5056013A (ja) |
JP (1) | JPH02133834A (ja) |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03185530A (ja) * | 1989-12-14 | 1991-08-13 | Mitsubishi Electric Corp | データ処理装置 |
US5581695A (en) * | 1990-05-09 | 1996-12-03 | Applied Microsystems Corporation | Source-level run-time software code debugging instrument |
US5228039A (en) * | 1990-05-09 | 1993-07-13 | Applied Microsystems Corporation | Source-level in-circuit software code debugging instrument |
EP0462328A1 (en) * | 1990-06-18 | 1991-12-27 | ALCATEL BELL Naamloze Vennootschap | Test device for an electronic chip |
AU8966391A (en) * | 1990-12-24 | 1992-06-25 | Ball Corporation | System for analysis of embedded computer systems |
JPH05341819A (ja) * | 1991-02-05 | 1993-12-24 | Mitsubishi Electric Corp | Sfcプログラムのデバッグ装置及びデバッグ方法 |
US5321828A (en) * | 1991-06-07 | 1994-06-14 | Step Engineering | High speed microcomputer in-circuit emulator |
JPH05257710A (ja) * | 1991-08-12 | 1993-10-08 | Advanced Micro Devicds Inc | 内部実行パラメータを与えるためのシステムおよびプロセッサによって実行されるべき命令を検証するための配列 |
JP2789900B2 (ja) * | 1991-11-22 | 1998-08-27 | 日本電気株式会社 | 状態履歴記憶装置 |
JP2927108B2 (ja) * | 1992-07-22 | 1999-07-28 | 日本電気株式会社 | インサーキットエミュレータ |
US5333307A (en) * | 1992-08-17 | 1994-07-26 | Intel Corporation | Circuitry and method for causing a microcontroller/microprocessor to be on-circuit emulated |
US5313618A (en) * | 1992-09-03 | 1994-05-17 | Metalink Corp. | Shared bus in-circuit emulator system and method |
US5383192A (en) * | 1992-12-23 | 1995-01-17 | Intel Corporation | Minimizing the likelihood of slip between the instant a candidate for a break event is generated and the instant a microprocessor is instructed to perform a break, without missing breakpoints |
US5497456A (en) * | 1992-12-31 | 1996-03-05 | Intel Corporation | Apparatus for transferring information between an interrupt producer and an interrupt service environment |
JP3210466B2 (ja) * | 1993-02-25 | 2001-09-17 | 株式会社リコー | Cpuコア、該cpuコアを有するasic、及び該asicを備えたエミュレーションシステム |
US5574892A (en) * | 1993-06-30 | 1996-11-12 | Intel Corporation | Use of between-instruction breaks to implement complex in-circuit emulation features |
US5630052A (en) * | 1993-09-30 | 1997-05-13 | Intel Corporation | System development and debug tools for power management functions in a computer system |
US5640542A (en) * | 1993-10-29 | 1997-06-17 | Intel Corporation | On-chip in-circuit-emulator memory mapping and breakpoint register modules |
US5537536A (en) * | 1994-06-21 | 1996-07-16 | Intel Corporation | Apparatus and method for debugging electronic components through an in-circuit emulator |
US5721695A (en) * | 1994-10-17 | 1998-02-24 | Advanced Micro Devices, Inc. | Simulation by emulating level sensitive latches with edge trigger latches |
JPH08320808A (ja) * | 1995-05-24 | 1996-12-03 | Nec Corp | エミュレーション方式 |
US6018809A (en) * | 1997-03-28 | 2000-01-25 | Emc Corp | Apparatus and method for capturing information off a plurality of bi-directional communication buses |
JP2000029736A (ja) * | 1998-07-13 | 2000-01-28 | Oki Electric Ind Co Ltd | 半導体集積回路 |
US20030177471A1 (en) * | 2002-03-12 | 2003-09-18 | Yen-Chang Chiu | System and method for graphically developing a program |
CN100442244C (zh) * | 2004-05-12 | 2008-12-10 | Nxp股份有限公司 | 具有跟踪协处理器的数据处理设备、系统和方法 |
EP1686459B1 (en) * | 2005-01-31 | 2008-07-02 | STMicroelectronics S.r.l. | Method and system for controlling access in memory devices, computer program product therefor |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4205370A (en) * | 1975-04-16 | 1980-05-27 | Honeywell Information Systems Inc. | Trace method and apparatus for use in a data processing system |
JPS5886648A (ja) * | 1981-11-18 | 1983-05-24 | Mitsubishi Electric Corp | トレ−ス装置 |
JPS58134554A (ja) * | 1982-02-03 | 1983-08-10 | Nec Corp | 伝送路監視装置 |
US4453093A (en) * | 1982-04-02 | 1984-06-05 | Honeywell Information Systems Inc. | Multiple comparison circuitry for providing a software error trace signal |
JPS5977553A (ja) * | 1982-10-27 | 1984-05-04 | Fuji Electric Co Ltd | デ−タ収集方式 |
US4636940A (en) * | 1983-03-31 | 1987-01-13 | Hewlett-Packard Company | Logic analyzer using source program or other user defined symbols in the trace specification and the trace listing |
JPS59205652A (ja) * | 1983-05-06 | 1984-11-21 | Fuji Electric Co Ltd | プログラムトレ−ス・システム |
US4598364A (en) * | 1983-06-29 | 1986-07-01 | International Business Machines Corporation | Efficient trace method adaptable to multiprocessors |
JPS6084643A (ja) * | 1983-10-15 | 1985-05-14 | Matsushita Electric Works Ltd | プログラムデバツグ装置 |
JPS60262251A (ja) * | 1984-06-08 | 1985-12-25 | Nec Corp | マイクロプロセツサ開発支援装置 |
US4674089A (en) * | 1985-04-16 | 1987-06-16 | Intel Corporation | In-circuit emulator |
JPH0727471B2 (ja) * | 1985-08-01 | 1995-03-29 | 日本電気株式会社 | マイクロコンピュータ開発装置 |
JPS62137626A (ja) * | 1985-12-11 | 1987-06-20 | Hitachi Ltd | トレ−ス装置 |
JPH0614323B2 (ja) * | 1986-01-21 | 1994-02-23 | 横河電機株式会社 | エミユレ−タ |
JPH0731615B2 (ja) * | 1986-04-18 | 1995-04-10 | 日本電気株式会社 | 情報処理装置 |
JPS62286134A (ja) * | 1986-06-04 | 1987-12-12 | Nec Corp | トレ−サ方式 |
US4802165A (en) * | 1986-10-08 | 1989-01-31 | Enteleki, Inc. | Method and apparatus of debugging computer programs |
JPS63123140A (ja) * | 1986-11-12 | 1988-05-26 | Nec Corp | 履歴情報記憶装置 |
JPS63271553A (ja) * | 1987-04-28 | 1988-11-09 | Nec Corp | 情報処理装置 |
US4933941A (en) * | 1988-06-07 | 1990-06-12 | Honeywell Bull Inc. | Apparatus and method for testing the operation of a central processing unit of a data processing system |
-
1988
- 1988-11-14 JP JP63288585A patent/JPH02133834A/ja active Pending
-
1989
- 1989-11-14 US US07/435,959 patent/US5056013A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5056013A (en) | 1991-10-08 |
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