JP2527935B2 - 半導体メモリ試験装置 - Google Patents

半導体メモリ試験装置

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Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は、被試験メモリをパターン発生器より出力
されるアドレスによりアクセスすると共に、パターン発
生器より出力されるデータを書き込み、その後にパター
ン発生器より出力されるアドレス信号により被試験メモ
リを読み出し、期待値と比較して被試験メモリを試験す
る半導体メモリ試験装置に関する。
「従来の技術」 この種の半導体メモリ試験装置の従来例を第３図を参
照して説明する。
第３図において、パターン発生器11のアドレス端子12
よりアドレス信号を被試験メモリ13に与え、被試験メモ
リ13のそのアドレスにパターン発生器11において発生し
たデータをデータ端子14より書き込む。その後、パター
ン発生器11より被試験メモリ13にアドレスを印加してデ
ータを読み出し、読み出されたデータとパターン発生器
11から出力される期待値データとの間の比較を論理比較
器15において行い、被試験メモリ13の良否判定を行う。
パターン発生器11はアドレス発生部21、データ発生部
22、データメモリ23、クロック制御信号発生部24、シー
ケンス制御部25により構成される。シーケンス制御部25
はアドレス発生部21、データ発生部22、クロック制御信
号発生部24の制御を行う。アドレス発生部21は被試験メ
モリ13に印加するアドレス信号を発生する。データ発生
部22は被試験メモリ13に印加するデータである書き込み
データおよび論理比較器15に出力する期待値データを発
生する。
データメモリ23は、データ発生部22と同様に被試験メ
モリ13に印加するデータおよび論理比較器15に出力する
期待値データを発生する。データメモリ23は予め書き込
まれたたデータを読み出すことによりデータを発生す
る。データ発生部22は、一般に、規則性のあるデータを
発生するる場合にに使用され、データメモリ23は規則性
のないランダムなデータを発生する場合に使用される。
データをデータ発生部22よりデータ端子14を介して出力
するか、データメモリ23を介して出力するかはマルチプ
レクサ26により切り換える。
クロック制御信号発生部24は被試験メモリ13に印加す
るクロック制御信号を発生する。
「発明が解決しようとする問題点」 第３図に示される半導体メモリ試験装置の従来例にお
いて、ビット毎に書き込みの禁止を行えるメモリを試験
する場合、被試験メモリに対するデータ書き込み時に、
書き込み禁止のかかっていないビットには印加されたデ
ータが書き込まれるが、書き込み禁止のかかっているビ
ットは元のデータが保持される。このために、期待値デ
ータは書き込み前のデータと、印加データと、禁止ビッ
トを決めるマスクデータとにより決定され、その組み合
わせが多くなり、期待値データの発生が困難となる。
「問題点を解決するための手段」 被試験メモリがマスクレジスタが内蔵されてそのマス
クレジスタの内容により書き込みデータをビット毎に書
き込み禁止制御するものである場合、バッファメモリと
してその書き込みデータをビット毎に読み書き制御する
ことができる端子を有するものを使用し、マスクレジス
タを別個に設けてこれに被試験メモリに内蔵するマスク
レジスタの内容と同一内容を格納し、その各ビットをそ
れぞれANDゲートに加え、これらANDゲートに書き込み制
御信号を共通に与えると共にその各ANDゲートをバッフ
ァメモリの各ビット対応の書き込み制御端子にそれぞれ
接続する。この様にして被試験メモリのビット毎の書き
込み禁止と同様にバッファメモリに対するビット毎の書
き込み禁止が行われる。
「実施例」 この発明の実施例を第１図を参照して説明する。第１
図において、第３図に示される回路部と共通する回路部
には共通する参照符号を付与している。
図１の半導体メモリ試験装置は、パターン発生器11に
更に制御信号発生部32を具備せしめており、試験の対象
とするメモリ13はマスクレジスタが内蔵されてそのマス
クレジスタの内容により書き込みデータをビット毎に書
き込み禁止制御するメモリである。そして、この被試験
メモリ13はパターン発生器11よりアドレス信号が供給さ
れてマスクレジスタの内容により書き込みデータをビッ
ト毎に書き込み或は禁止制御される。また、この被試験
メモリ13はパターン発生器11よりアドレス信号が供給さ
れて書き込まれているデータを読み出してこの読み出し
データと期待値とを論理比較器15において比較して被試
験メモリ13の試験を行う。
ここで、この発明の半導体メモリ試験装置は、期待値
データを発生する構成として、バッファメモリ31と、被
試験メモリ13に内蔵するマスクレジスタの内容と同一内
容を格納するマスクレジスタ35およびゲート34より成る
書き込み信号変換回路を具備する。
以下、図２をも参照して説明するに、バッファメモリ
31のワードのビット毎の書き込みイネーブル端子WEの入
力側にANDゲート34L〜34nを接続し、制御信号発生部32
の出力をANDゲート34L〜34nの一方の入力に接続すると
共にマスクレジスタ35の出力をANDゲート34L〜34nの他
方の入力に接続する。この様にして、ANDゲート34L〜34
nのそれぞれに対してマスクレジスタ35の各ビットの内
容を共通に印加すると共に書き込み制御信号を共通に印
加する。そして、バッファメモリ31は、更に、アドレス
端子12に接続してパターン発生器11より被試験メモリ13
に供給されるアドレス信号が分岐してアドレス信号とし
て供給されると共に、データ端子14に接続してパターン
発生器11より被試験メモリ13に供給されるデータが分岐
して書込みデータとして供給される。この様にして、上
述の書き込み信号変換回路の出力が各ビット対応のイネ
ーブル端子WEにそれぞれ供給され、被試験メモリ13に対
して書き込む際に同一アドレス信号によりアクセスされ
ると共にマスクレジスタ35に格納される被試験メモリに
内蔵するマスクレジスタの内容に対応して書き込み制御
される。
ここで、書き込み時において、被試験メモリ13および
バッファメモリ31に同一アドレス、同一データがパター
ン発生器11より印加される。被試験メモリ13において、
内蔵のレジスタに設定されたデータによりビット毎の書
き込みが禁止される場合に、その内蔵のレジスタのデー
タと同一内容のデータを上述した通りマスクレジスタ35
に設定、即ち、書き込み禁止ビットに対しては“0"を設
定し、その他のビットに対しては“1"を設定する。バッ
ファメモリ31への書き込み時、マスクレジスタ35に“0"
が設定されたビットに対しては書き込みイネーブル信号
が印加されないので書き込みは行われない。マスクレジ
スタ35に“1"が設定されたビットに対しては書き込みイ
ネーブル信号が印加されるので書き込みが行われる。こ
の様にして、被試験メモリ13への書き込み時、書き込み
データ中の被試験メモリ13の書き込み禁止ビットと同じ
ビットに対してバッファメモリ31に対しても書き込みを
禁止するバッファメモリの書き込みを行うことになり、
被試験メモリ13と同じデータがバッファメモリ31に書き
込まれることになる。
そして、読み出し時には被試験メモリ13とバッファメ
モリ31とにパターン発生器11より同一のアドレスを与
え、それぞれの読み出しデータを論理比較器15において
比較して試験が行われる。
ビット毎に書き込み禁止を行うメモリとして、各書き
込みデータの各ビット毎にそれを禁止するか否かのデー
タをその書き込みデータと同時にメモリへ与えてビット
毎の書き込み禁止を行うものがある。このようなメモリ
に対しては、書き込み信号変換回路は第２図に示される
様にパターン発生器11のデータ端子14より供給されるデ
ータ中の各ビットについての書き込みを禁止するか否か
を示すデータがゲート34L〜34nの対応するものに供給さ
れる。この場合もバッファメモリ31に書き込まれたデー
タは被試験メモリ13に書き込まれたデータと同一にな
り、第１図の場合と同様に試験をすることができる。
「発明の効果」 以上の通りであって、この発明は、バッファメモリと
してその書き込みデータをビット毎に読み書き制御する
ことができるビット対応の書き込み制御端子を有するも
のを使用し、マスクレジスタを別個に設けてこれに被試
験メモリに内蔵するマスクレジスタの内容と同一内容を
格納し、その各ビットをそれぞれANDゲートに加え、こ
れらANDゲートに書き込み制御信号を共通に与えると共
にその各ANDゲートをバッファメモリの各ビット対応の
書き込み制御端子にそれぞれ接続し、被試験メモリのビ
ット毎の書き込み禁止と同様にバッファメモリに対する
ビット毎の書き込み禁止が行われる構成を採用するもの
である。これにより、マスクレジスタが内蔵されてその
マスクレジスタの内容により書き込みデータをビット毎
に書き込み禁止制御する機能を有する被試験メモリにつ
いて、極く容易に期待値を発生することができる。この
場合、そのパターン発生器としては従来のパターン発生
器とほぼ同様の構成のものを使用することができるの
で、全体として比較的簡単な構成で試験装置を構成する
ことができることとなった。
【図面の簡単な説明】
第１図はこの発明の実施例を説明するブロック図、第２
図は書き込み信号変換回路を説明するブロック図、第３
図は従来例を説明するブロック図である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭53−114621（ＪＰ，Ａ) 特開 昭57−113500（ＪＰ，Ａ) 特公 昭60−44702（ＪＰ，Ｂ２)

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】パターン発生器より供給されるアドレス信
    号をマスクレジスタが内蔵されそのマスクレジスタの内
    容により書き込みデータをビット毎に書き込み禁止制御
    する被試験メモリへ印加し、またパターン発生器より供
    給されるデータを被試験メモリに与えてこれを書き込
    み、パターン発生器より供給されるアドレス信号により
    被試験メモリを読み出してその読み出しデータと期待値
    とを論理比較器において比較して被試験メモリの試験を
    行う半導体メモリ試験装置において、 被試験メモリに内蔵するマスクレジスタの内容と同一内
    容を格納するマスクレジスタを設け、その内容によりパ
    ターン発生器より供給される書き込み信号をビット毎に
    制御して出力する書き込み信号変換回路を具備し、 パターン発生器より被試験メモリに供給されるアドレス
    信号が分岐してアドレス信号として供給されると共にパ
    ターン発生器より被試験メモリに供給されるデータが分
    岐して書込みデータとして供給され、書き込み信号変換
    回路の出力が各ビット対応の書き込み制御端子にそれぞ
    れ供給されて、被試験メモリに対して書き込む際に同一
    アドレス信号によりアクセスされると共にマスクレジス
    タに格納される被試験メモリに内蔵するマスクレジスタ
    の内容に対応して書き込み制御されるバッファメモリを
    具備し、 パターン発生器より供給されるアドレス信号により被試
    験メモリが読み出されると共に、これと同一アドレス信
    号によりバッファメモリが読み出されてこの読み出し出
    力を期待値として論理比較器へ供給することを特徴とす
    る半導体メモリ試験装置。
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