JPH0267977A - メモリ試験装置 - Google Patents
メモリ試験装置Info
- Publication number
- JPH0267977A JPH0267977A JP63220831A JP22083188A JPH0267977A JP H0267977 A JPH0267977 A JP H0267977A JP 63220831 A JP63220831 A JP 63220831A JP 22083188 A JP22083188 A JP 22083188A JP H0267977 A JPH0267977 A JP H0267977A
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- memory
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- 230000015654 memory Effects 0.000 title claims abstract description 65
- 238000012360 testing method Methods 0.000 title claims abstract description 39
- 230000006870 function Effects 0.000 claims description 6
- 230000007547 defect Effects 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は半導体集積回路化されたメモリを試験するメ
モリ試験装置に関する。
モリ試験装置に関する。
「従来の技術」
第２図に従来のメモリ試験装置の構成を示す。
従来のメモリ試験装置はパターン発生器１と、プログラ
マブル・データ・セレクタ２と、フォーマツタ３と、被
試験メモリ５にパターン信号及びアドレス信号を与える
ドライバ群４と、被試験メモリ５から読出したデータと
パターン発生器１から出力される期待値とを比較する比
較器６と、この比較器６で不一致が検出されると、被試
験メモリ５に与えているアドレスと同一アドレスに１を
記憶し、被試験メモリ５の不良アドレスを記憶する不良
解析メモリ７とによって構成される。
マブル・データ・セレクタ２と、フォーマツタ３と、被
試験メモリ５にパターン信号及びアドレス信号を与える
ドライバ群４と、被試験メモリ５から読出したデータと
パターン発生器１から出力される期待値とを比較する比
較器６と、この比較器６で不一致が検出されると、被試
験メモリ５に与えているアドレスと同一アドレスに１を
記憶し、被試験メモリ５の不良アドレスを記憶する不良
解析メモリ７とによって構成される。
通常被試験メモリ５はパターン発生器１から出力される
アドレス信号によってアクセスされ、そのアクセスされ
たアドレスにパターン信号を書込み、読出してこの読出
したデータと期待値６とを比較器６で比較し、不一致が
検出されると不良解析メモリ７の被試験メモリ５と同一
アドレスに不良を表わす１を書込む。
アドレス信号によってアクセスされ、そのアクセスされ
たアドレスにパターン信号を書込み、読出してこの読出
したデータと期待値６とを比較器６で比較し、不一致が
検出されると不良解析メモリ７の被試験メモリ５と同一
アドレスに不良を表わす１を書込む。
「発明が解決しようとする課題」
ところで、メモリの中には例えばＦＩＦＯとか或いはデ
ュアル拳ボートメモリのＳＡＭ側のよ５に外部からクロ
ックの供給を受け、メモリ内部でアドレス信号を生成す
るメモリがある。
ュアル拳ボートメモリのＳＡＭ側のよ５に外部からクロ
ックの供給を受け、メモリ内部でアドレス信号を生成す
るメモリがある。
このようなメモリを試験する場合、従来は被試験メモリ
の内部で生成されるアドレス信号と同一のアドレス信号
をパターン発生器１で生成し、このアドレス信号を不良
解析メモリ７に与え、不良解析データを記憶できるよう
にしている。
の内部で生成されるアドレス信号と同一のアドレス信号
をパターン発生器１で生成し、このアドレス信号を不良
解析メモリ７に与え、不良解析データを記憶できるよう
にしている。
しかしながら、このようにメモリの内部で生成サレるア
ドレス信号と同一のアドレス信号をパターン発生器１で
生成するには、パターン発生器１を動作させるためのプ
ログラムが複雑となり、プログラムの製作に手間が掛る
欠点がある。
ドレス信号と同一のアドレス信号をパターン発生器１で
生成するには、パターン発生器１を動作させるためのプ
ログラムが複雑となり、プログラムの製作に手間が掛る
欠点がある。
この発明の目的は被試験メモリがアドレス信号を必要と
しない場合には、パターン発生器でアドレス信号を生成
しなくてもよいメモリ試験装置を提供するにある。
しない場合には、パターン発生器でアドレス信号を生成
しなくてもよいメモリ試験装置を提供するにある。
「課題を解決するための手段」
この発明では不良解析メモリを具備した構造のメモリ試
験装置におい℃、 パターン発生器から与えられるアドレス信号を初期デー
タとして取込む機能と、クロックの供給により初期アド
レスからインクリメント或いはディクリメントする機能
及び所望のアドレスにおいて、そのアドレスを維持する
ホールド機能とを具備したアドレス・ポインタと、この
アドレス・ポインタから出力されるアドレス信号とパタ
ーン発生器から出力されるアドレス信号の何れか一方を
選択して不良解析メモリに与えるセレクタとを設けた構
造としたものである。
験装置におい℃、 パターン発生器から与えられるアドレス信号を初期デー
タとして取込む機能と、クロックの供給により初期アド
レスからインクリメント或いはディクリメントする機能
及び所望のアドレスにおいて、そのアドレスを維持する
ホールド機能とを具備したアドレス・ポインタと、この
アドレス・ポインタから出力されるアドレス信号とパタ
ーン発生器から出力されるアドレス信号の何れか一方を
選択して不良解析メモリに与えるセレクタとを設けた構
造としたものである。
「作 用」
この発明の構成によればアドレス信号を必要としないメ
モリを試験する場合は、セレクタはアドレス・ポインタ
から出力されるアドレス信号を選択して被試験メモリに
与える。
モリを試験する場合は、セレクタはアドレス・ポインタ
から出力されるアドレス信号を選択して被試験メモリに
与える。
アドレス・ポインタには被試験メモリに与えられる初期
アドレスが与えられて被試験メモリと共に初期化される
。続いて被試験メモリに与えられるクロックと同一のク
ロックが与えられ、このクロックに同期して初期アドレ
スから＋１ずつアドレスをインクリメント或いは−１ず
つディクリメントし、そのアドレス信号をセレクタを通
じて不良解析メモリに与える。
アドレスが与えられて被試験メモリと共に初期化される
。続いて被試験メモリに与えられるクロックと同一のク
ロックが与えられ、このクロックに同期して初期アドレ
スから＋１ずつアドレスをインクリメント或いは−１ず
つディクリメントし、そのアドレス信号をセレクタを通
じて不良解析メモリに与える。
従って、不良解析メモリは被試験メモリの内部のアドレ
スと同一のアドレスをアクセスされ、不良セルを持つア
ドレスが検出されたときはそのアドレスに不良を表わす
１を書込むことができる。
スと同一のアドレスをアクセスされ、不良セルを持つア
ドレスが検出されたときはそのアドレスに不良を表わす
１を書込むことができる。
このように、この発明によればアドレス９ポインタによ
って被試験メモリの内部で生成されるアドレスと同一の
アドレスを発生させるから、パターン発生器でアドレス
信号を発生させる必要はない。よって、パターン発生器
を動作させるプログラムに手を加える必要がなく、プロ
グラムの作製に要する手間を大幅に少なくすることがで
きる利点が得られる。
って被試験メモリの内部で生成されるアドレスと同一の
アドレスを発生させるから、パターン発生器でアドレス
信号を発生させる必要はない。よって、パターン発生器
を動作させるプログラムに手を加える必要がなく、プロ
グラムの作製に要する手間を大幅に少なくすることがで
きる利点が得られる。
「実施例」
第１図にこの発明の一実施例を示す。図中１はパターン
発生器、２はプログラマブル尋データ・セレクタ、３は
フォーマツタ、４はドライバ群、５は被試験メモリ、６
は比較器１．７は不良解析メモリを指す点は第２図で説
明した従来のメモリ試験装置と同じである。
発生器、２はプログラマブル尋データ・セレクタ、３は
フォーマツタ、４はドライバ群、５は被試験メモリ、６
は比較器１．７は不良解析メモリを指す点は第２図で説
明した従来のメモリ試験装置と同じである。
この発明では不良解析メモリ７にアドレス・ポインタ８
と、セレクタ９を付設する。
と、セレクタ９を付設する。
アドレス・ポインタ８は例えばデータをロードすること
ができるアップダウンカウンタによって構成することが
できる。
ができるアップダウンカウンタによって構成することが
できる。
このアップダウンカウンタによって構成されたアドレス
・ポインタ８にアドレＱらパターン発生器１から出力さ
れるアドレス信号と、データバスから制御信号を与える
。
・ポインタ８にアドレＱらパターン発生器１から出力さ
れるアドレス信号と、データバスから制御信号を与える
。
この制御信号によってアドレス・ポインタ８は被試験メ
モリ５のアドレス発生部と同一の条件に設定される。つ
まり、クロックの入力によりアドレスを＋１するか、−
１するかを規定し、更に口−ド指令信号によって被試験
メモリ５と同一のアドレスが初期設定される。
モリ５のアドレス発生部と同一の条件に設定される。つ
まり、クロックの入力によりアドレスを＋１するか、−
１するかを規定し、更に口−ド指令信号によって被試験
メモリ５と同一のアドレスが初期設定される。
セレクタ９はパターン発生器１から出力される制御信号
によってパターン発生器１かも入力端子Ａに与えられる
アドレス信号の選択状態と、アドレス・ポインタ８から
入力端子Ｂに与えられるアドレス信号を選択する状態に
切替えられる。
によってパターン発生器１かも入力端子Ａに与えられる
アドレス信号の選択状態と、アドレス・ポインタ８から
入力端子Ｂに与えられるアドレス信号を選択する状態に
切替えられる。
通常のメモリを試験する場合はセレクタ７は入力端子Ａ
を選択してパターン発生器１から出力されるアドレス信
号を不良解析メモリ７に与えるが、被試験メモリ５がア
ドレス信号の供給を必要としない素子の場合はセレクタ
７は入力端子Ｂに切替えられ、アドレス・ポインタ８か
ら出力されるアドレス信号を不良解析メモリ７に与える
。このようにすることによって不良解析メモリ７は被試
験メモリ５と同一のアドレスをアクセスされ、比較器６
において被試験メモリ５の読出データと期待値との不一
致が検出されたとき、その不一致が発生した不良解析メ
モリ７の同一アドレスに不良を表わすｌを書込むことが
できる。
を選択してパターン発生器１から出力されるアドレス信
号を不良解析メモリ７に与えるが、被試験メモリ５がア
ドレス信号の供給を必要としない素子の場合はセレクタ
７は入力端子Ｂに切替えられ、アドレス・ポインタ８か
ら出力されるアドレス信号を不良解析メモリ７に与える
。このようにすることによって不良解析メモリ７は被試
験メモリ５と同一のアドレスをアクセスされ、比較器６
において被試験メモリ５の読出データと期待値との不一
致が検出されたとき、その不一致が発生した不良解析メ
モリ７の同一アドレスに不良を表わすｌを書込むことが
できる。
また、必要に応じてクロックの供給を停止すれば所望の
アドレスにホールドさせることができる。
アドレスにホールドさせることができる。
「発明の効果」
以上説明したように、この発明によればアドレス信号を
必要としないメモリを試験する場合、パターン発生器１
から不良解析メモリをアクセスするためのアドレス信号
を出力する必要がない。
必要としないメモリを試験する場合、パターン発生器１
から不良解析メモリをアクセスするためのアドレス信号
を出力する必要がない。
よって、パターン発生器１を動作させるプログラムを、
簡素化することができ、プログラムを容易に作ることが
できる利点が得られる。
簡素化することができ、プログラムを容易に作ることが
できる利点が得られる。
第１図はこの発明の一実施例を説明するためのブロック
図、第２図は従来の技術を説明するためのブロック図で
ある。 １：パターン発生器、５：被試験メモリ、６：比較器、
７：不良解析メモリ、８ニアドレス・ポインタ、９：セ
レクタ。
図、第２図は従来の技術を説明するためのブロック図で
ある。 １：パターン発生器、５：被試験メモリ、６：比較器、
７：不良解析メモリ、８ニアドレス・ポインタ、９：セ
レクタ。
Claims (1)
- （１）Ａ、被試験メモリにパターンデータを与え、この
パターンデータの読出出力と期待値とを比較し、一致、
不一致を判定して被試験メモリの良否を判定するメモリ
試験装置において、Ｂ、パターン発生器から与えられる
アドレスを初期アドレスとして取込む機能と、この初期
アドレスからクロックの供給毎にアドレスをインクリメ
ントまたはデイクリメントする機能及び所望アドレスに
てホールドする機能を備えたアドレス・ポインタと、 Ｃ、このアドレス・ポインタが出力するアドレス信号と
、上記パターン発生器から与えられるアドレス信号の何
れか一方を選択して不良解析メモリのアドレス端子に与
えるセレクタと、 を設けて成るメモリ試験装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220831A JP2766901B2 (ja) | 1988-09-02 | 1988-09-02 | メモリ試験装置 |
| US07/398,449 US5062109A (en) | 1988-09-02 | 1989-08-25 | Memory tester |
| EP89115936A EP0356999B1 (en) | 1988-09-02 | 1989-08-29 | Memory tester |
| DE68912458T DE68912458T2 (de) | 1988-09-02 | 1989-08-29 | Speicherprüfgerät. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220831A JP2766901B2 (ja) | 1988-09-02 | 1988-09-02 | メモリ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0267977A true JPH0267977A (ja) | 1990-03-07 |
| JP2766901B2 JP2766901B2 (ja) | 1998-06-18 |
Family
ID=16757228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63220831A Expired - Fee Related JP2766901B2 (ja) | 1988-09-02 | 1988-09-02 | メモリ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2766901B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998007162A1 (fr) * | 1996-08-09 | 1998-02-19 | Advantest Corporation | Appareil testeur de memoire |
| JP2009080086A (ja) * | 2007-09-27 | 2009-04-16 | Yokogawa Electric Corp | 検査信号生成装置及び半導体検査装置 |
-
1988
- 1988-09-02 JP JP63220831A patent/JP2766901B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998007162A1 (fr) * | 1996-08-09 | 1998-02-19 | Advantest Corporation | Appareil testeur de memoire |
| US6173238B1 (en) | 1996-08-09 | 2001-01-09 | Advantest Corporation | Memory testing apparatus |
| JP2009080086A (ja) * | 2007-09-27 | 2009-04-16 | Yokogawa Electric Corp | 検査信号生成装置及び半導体検査装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2766901B2 (ja) | 1998-06-18 |
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Legal Events
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