JPH0612894A - 半導体メモリ試験装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 半導体メモリ試験装置で、期待値の発生を正
確に行うことを可能にする。 【構成】 少なくとも被試験メモリ４０と同じ容量を有
するバッファメモリ３１と、両メモリに書き込むための
データを発生するデータ発生手段４と、被試験メモリ
の、データが書き込まれる領域、データの転送先、デー
タが読み出される領域のアドレスを発生するアドレス発
生手段３と、このための制御信号を発生する制御信号発
生手段６，７と、発生されるアドレスを、制御信号に応
じて変換し、バッファメモリに送出するアドレス変換手
段１７と、これらの手段で制御することによってアドレ
スが示す被試験メモリの領域及びアドレスの変換された
アドレスが示すバッファメモリの領域に同一のデータを
書き込み、データを転送し、被試験メモリ及びバッファ
メモリの領域からデータを読み出す制御手段２と、読み
出された上記データを比較する比較手段３３と、を備え
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリ試験装置に
関するものであって、特にランダムアクセスポートとシ
リアルアクセスポートとを有するマルチポートメモリの
試験に用いられるものである。

【０００２】

【従来の技術】ランダムアクセスポートとシリアルアク
セスポートとを有するマルチポートメモリを試験する従
来の半導体メモリ試験装置（以下、単に試験装置ともい
う）を図６に示す。この試験装置はパターン発生器１
と、カウンタ１２と、マルチプレクサ１３と、バッファ
メモリ３１と、論理比較器３３とを備えている。そして
パターン発生器１はシーケンス制御部２、アドレス発生
部３、データ発生部４、データメモリ５、クロック制御
信号発生部６、および制御信号発生部７により構成され
ている。シーケンス制御部２はアドレス発生部３、デー
タ発生部４、クロック制御信号発生部６、および制御信
号発生部７の制御を行う。アドレス発生部３は被試験メ
モリ４０とバッファメモリ３１に印加するアドレス信号
を発生する。データ発生部４は被試験メモリ４０とバッ
ファメモリ３１に印加する規則性のあるデータを発生す
る。データメモリ５は被試験メモリ４０とバッファメモ
リ３１に印加する規則性のないランダムなデータを発生
する。クロック制御信号発生部６は被試験メモリ４０に
印加するクロックの制御信号を発生する。制御信号発生
部７はバッファメモリ３１、カウンタ１２、及びマルチ
プレクサ１３に対する制御信号を発生する。マルチプレ
クサ８はデータ発生部４とデータメモリ５のどちらか一
方のデータをデータ端子１０へ出力するかを選択する。
アドレス端子９及びデータ端子１０は、それぞれパター
ン発生器１から出力されるアドレス信号及びデータの出
力端子である。

【０００３】バッファメモリ３１は被試験メモリ４０と
同等またはそれ以上のメモリ容量を持ち、被試験メモリ
４０のデータビット数に応じてメモリ構成を変えること
ができる。すなわち、被試験メモリ４０が１ワード１ビ
ットの時はバッファメモリ３１も１ワード１ビット構成
に、被試験メモリ４０が１ワード４ビットの時はバッフ
ァメモリ３１も１ワード４ビット構成になる。バッファ
メモリ３１のアドレス入力端子側に２入力マルチプレク
サ１３が挿入され、そのマルチプレクサ１３の一方の入
力側にカウンタ１２が接続される。カウンタ１２はパタ
ーン発生器１のアドレス端子９からのアドレス信号をロ
ードする機能とロードした値をインクリメント（１加
算）、デクリメント（１減算）する機能とを有する。マ
ルチプレクサ１３はバッファメモリ３１に印加するアド
レス信号をパターン発生器１で発生したアドレス信号に
するか、またはカウンタ１２の計数値にするかを選択す
る。論理比較器３３は被試験メモリ４０から読み出した
データとバッファメモリ３１から読み出した期待値デー
タとを比較して被試験メモリ４０の良否判定を行う。被
試験メモリ４０は試験の対象となっているメモリであ
る。

【０００４】図７に示すように、試験の対象となってい
るマルチポートメモリ４０はＲＡＭ部４４とＳＡＭ部４
６から構成されている。ＲＡＭ部４４はランダムアクセ
スポートを通じてデータの入出力を行う記憶領域であ
る。ＳＡＭ部４６はシリアルアクセスポートを通じてデ
ータの入出力を行う記憶領域である。ＲＡＭ部４４とＳ
ＡＭ部４６の間ではデータを双方向に転送することがで
きる。

【０００５】被試験メモリ４０のＲＡＭ部４４に対し
て、パターン発生器１からのアドレス信号及びデータを
与えて書き込み、これと同時に同一のアドレス信号をマ
ルチプレクサ１３を通じてバッファメモリ３１に印加
し、さらに同一のデータをバッファメモリ３１に与えて
書き込む。その後、被試験メモリ４０のＲＡＭ部４４内
のデータをＳＡＭ部４６に転送し、パターン発生器１か
らのアドレス信号によって被試験メモリ４０のＳＡＭ部
４６をアクセスするポインタを初期設定し、これと同時
にアドレス信号をカウンタ１２に初期設定する。その
後、被試験メモリ４０のＳＡＭ部４６からデータを読み
出す際には、カウンタ１２によってバッファメモリ３１
をアクセスしてデータを読み出し、これを期待値データ
としてＳＡＭ部４６からの読み出しデータと論理比較器
３３で比較することにより被試験メモリ４０のＲＡＭ部
４４からＳＡＭ部４６への転送を試験する（特開昭６２
−２６９０７６号公報参照）。

【０００６】また、従来の他の試験装置を図８に示す。
この図８に示す試験装置は、図６に示す試験装置におい
て、マルチプレクサ１３及びバッファメモリ３１の代わ
りにマルチプレクサ１３ａ，１３ｂ及びバッファメモリ
３１ａ，３１ｂを設け、さらにマルチプレクサ３２を新
たに設けたものである。そしてアドレス発生部３は被試
験メモリ４０とバッファメモリ３１ａとバッファメモリ
３１ｂに印加するアドレス信号を発生する。データ発生
部４は被試験メモリ４０とバッファメモリ３１ａとバッ
ファメモリ３１ｂに印加する規則性のあるデータを発生
する。データメモリ５は被試験メモリ４０とバッファメ
モリ３１ａとバッファメモリ３１ｂに印加する規則性の
ないランダムなデータを発生する。制御信号発生部７は
バッファメモリ３１ａ、バッファメモリ３１ｂ、カウン
タ１２、マルチプレクサ１３ａ、マルチプレクサ１３
ｂ、マルチプレクサ３２に対する制御信号を発生する。
バッファメモリ３１ａ及びバッファメモリ３１ｂは、被
試験メモリ４０と同等またはそれ以上のメモリ容量を持
ち、被試験メモリ４０のデータビット数に応じてメモリ
構成を変えることができる。すなわち、被試験メモリ４
０が１ワード１ビットの時はバッファメモリ３１ａ及び
バッファメモリ３１ｂも１ワード１ビット構成に、被試
験メモリ４０が１ワード４ビットの時はバッファメモリ
３１ａ及びバッファメモリ３１ｂも１ワード４ビット構
成になる。バッファメモリ３１ａ及びバッファメモリ３
１ｂのアドレス入力端子と直列にそれぞれマルチプレク
サ１３ａ及びマルチプレクサ１３ｂが挿入され、そのマ
ルチプレクサ１３ａ及びマルチプレクサ１３ｂの一方の
入力側にカウンタ１２が接続される。マルチプレクサ１
３ａ及びマルチプレクサ１３ｂはバッファメモリ３１ａ
及びバッファメモリ３１ｂに印加するアドレス信号をパ
ターン発生器１で発生したアドレス信号にするか、また
はカウンタ１２の計数値にするかを選択する。マルチプ
レクサ３２はバッファメモリ３１ａとバッファメモリ３
１ｂのどちらかのデータを期待値データとして論理比較
器３３へ送るかを選択する。論理比較器３３はその期待
値データと被試験メモリ４０から読み出したデータとを
比較して被試験メモリ４０の良否判定を行う。

【０００７】図８に示す試験装置においては、被試験メ
モリ４０のＲＡＭ部４４（図９参照）に対してアクセス
する場合、データを書き込む際には、被試験メモリ４０
にパターン発生器１からのアドレス信号及びデータを与
えて書き込み、これと同時にバッファメモリ３１ａに同
一アドレス信号を印加して同一データを書き込む。デー
タを読み出す際には、被試験メモリ４０にパターン発生
器１からのアドレス信号を印加して読み出し、これと同
時にバッファメモリ３１ａに同一アドレスを印加してデ
ータを読み出し期待値とする。

【０００８】被試験メモリ４０のＳＡＭ部４６（図７参
照）に対してアクセスする場合、データを書き込む際に
は、パターン発生器１からのアドレス信号によって被試
験メモリ４０からのＳＡＭ部４６をアクセスするポイン
タを初期設定するが、このときバッファメモリ３１ｂに
対しては、ＳＡＭ部４６からＲＡＭ部４４に転送すると
きのことを想定し、パターン発生器１からの、ＲＡＭ部
の転送先のアドレス信号をカウンタ１２に初期設定す
る。データはパターン発生器１からＳＡＭ部４６及びバ
ッファメモリ３１ｂに対してデータを与え、カウンタ１
２の計数値をバッファメモリ３１ｂに印加して書き込
む。データを読み出す際には、被試験メモリ４０にパタ
ーン発生器１からのアドレス信号を印加して読み出し、
これと同時にカウンタ１２の計数値をバッファメモリ３
１ｂに印加してデータを読み出し期待値とする。（特開
昭６２−２６９０７６号公報参照）。

【０００９】

【発明が解決しようとする課題】上述の図６に示す試験
装置では被試験メモリ４０のＲＡＭ部４４に書き込んだ
データをＳＡＭ部４６に転送する場合は良いが、逆にＳ
ＡＭ部４６に書き込んだデータをＲＡＭ部４４に転送す
る場合には、バッファメモリ３１の中に直接ＳＡＭ部４
６に該当する記憶領域が無いために、被試験メモリ４０
のＳＡＭ部４６にデータを書き込む際に、バッファメモ
リ３１に対しては、あらかじめＲＡＭ部４４への転送先
のアドレスに対応した部分にそのデータを書き込んでお
く必要がある。さらに、バッファメモリ３１へのデータ
の書き込みは、被試験メモリ４０のＲＡＭ部４４及びＳ
ＡＭ部４６にデータを書き込むときにしか行えない。

【００１０】このため、被試験メモリ４０のＳＡＭ部４
６にデータを書き込んで転送しない場合や、被試験メモ
リ４０のＳＡＭ部４６に書き込んだデータをＲＡＭ部４
４の複数のアドレスの部分に転送した場合、及び被試験
メモリ４０のＲＡＭ部４４に書き込んだデータをいった
んＳＡＭ部４６に転送し、さらにそれをＲＡＭ部４４の
元のアドレス以外の部分に転送する場合は、バッファメ
モリ３１の方では、被試験メモリ４０のＲＡＭ部４４の
記憶している内容を忠実に再現できず、したがって、Ｒ
ＡＭ部４４に対する期待値発生が正確に行えないという
問題があった。

【００１１】また、上述の図８に示す試験装置では、被
試験メモリ４０が通常ＲＡＭ部４４とＳＡＭ部４６を独
立にアクセスし、さらにＲＡＭ部４４とＳＡＭ部４６の
間でデータを内部転送することに対して完全には対応で
きない。すなわち、単にバッファメモリ３１ａ，３１ｂ
をＲＡＭ部４４用とＳＡＭ部４６用とに分けた場合、Ｒ
ＡＭ部４４へのデータの書き込み及び読み出しと、ＳＡ
Ｍ部４６へのデータの書き込み及び読み出しを独立に行
っているだけならばよいが、ＲＡＭ部４４とＳＡＭ部４
６との間でデータを内部転送した場合には、被試験メモ
リ４０とバッファメモリ３１ａ，３１ｂの内容に食い違
う部分が発生するために、正確な期待値を発生できなく
なるという問題がある。

【００１２】本発明の目的は被試験メモリのＳＡＭ部に
データを書き込んで転送しない場合や、ＳＡＭ部に書き
込んだデータをＲＡＭ部の複数のアドレスの部分に転送
した場合、及びＲＡＭ部に書き込んだデータを一旦ＳＡ
Ｍ部に転送しさらにそれをＲＡＭ部の元のアドレス以外
の部分に転送する場合でもＲＡＭ部に対する期待値の発
生を正確に行うことのできる半導体メモリ試験装置を提
供することにある。また本発明の他の目的はＲＡＭ部と
ＳＡＭ部の間のデータ転送を含むＲＡＭ部とＳＡＭ部の
独立動作に対応することのできる半導体メモリ試験装置
を提供することにある。

【００１３】

【課題を解決するための手段】第１の発明による半導体
メモリ試験装置は、少なくとも被試験メモリと同じ容量
を有するバッファメモリと、被試験メモリ及びバッファ
メモリに書き込むためのデータを発生するデータ発生手
段と、被試験メモリの、データが書き込まれる領域のア
ドレス、書き込まれたデータの転送先のアドレス、及び
データが読み出される領域のアドレスを発生するアドレ
ス発生手段と、書き込み、転送、及び読み出しのための
制御信号を発生する制御信号発生手段と、アドレス発生
手段から発生されるアドレスを、制御信号に応じて所定
の規則に基づいて変換し、この変換されたアドレスをバ
ッファメモリに送出するアドレス変換手段と、データ発
生手段、アドレス発生手段、及び制御信号発生手段で制
御することによってアドレスが示す被試験メモリの領域
及びアドレスの変換されたアドレスが示すバッファメモ
リの領域に同一のデータを書き込み、データを転送し、
被試験メモリの領域及びバッファメモリの領域からデー
タを読み出す制御手段と、被試験メモリ及びバッファメ
モリから読み出されたデータを比較する比較手段と、を
備えていることを特徴とする。

【００１４】又第２の発明による半導体メモリ試験装置
は、各々が被試験メモリのＲＡＭ部と少なくとも同じ容
量を有する第１から第４のバッファメモリと、被試験メ
モリ及びバッファメモリに書き込むためのデータを発生
するデータ発生手段と、被試験メモリの、データが書き
込まれる領域のアドレス、書き込まれたデータの転送先
のアドレス、及びデータが読み出される領域のアドレス
を発生するアドレス発生手段と、書き込み、転送、及び
読み出しのための制御信号を発生する制御信号発生手段
と、被試験メモリのＲＡＭ部にデータを書き込む場合に
は所定の規則に基づいて第１及び第３のバッファメモリ
か又は第２及び第４のバッファメモリの対応する領域に
前記データと同一のデータを書き込むとともにどちらの
バッファメモリに書き込んだのかを記憶し、被試験メモ
リのＳＡＭ部にデータを書き込む場合には所定の規則に
基づいて第１及び第３のバッファメモリか又は第２及び
第４のバッファメモリの、ＲＡＭ部への転送を考慮した
転送先を示すアドレスの領域に前記データと同一のデー
タを書き込むとともにどちらのバッファメモリに書き込
んだのかを記憶し、被試験メモリのＲＡＭ部からデータ
を読み出す場合には記憶結果に基づいて第１及び第２の
バッファメモリのいずれか一方を選択し、この選択され
たバッファメモリの対応する領域からデータを読み出
し、被試験メモリのＳＡＭ部からデータを読み出す場合
には記憶結果に基づいて第３及び第４のバッファメモリ
のいずれか一方を選択し、この選択されたバッファメモ
リの、転送が行われる前のデータが格納されているＲＡ
Ｍ部のアドレスに対応する領域からデータを読み出すメ
モリ制御手段と、このメモリ制御手段によって読み出さ
れたデータと被試験メモリから読み出されたデータを比
較する比較手段と、データ発生手段、アドレス発生手
段、及び制御信号発生手段を制御する制御手段と、を備
えていることを特徴とする。

【００１５】

【作用】上述のように構成された第１の発明の半導体メ
モリ試験装置によれば、アドレス発生手段から発生され
るアドレスを、制御信号に応じて所定の規則に基づいて
変換し、この変換されたアドレスをバッファメモリに送
出するアドレス変換手段が新たに設けられ、これにより
期待値の発生を正確に行うことができる。又上述のよう
に構成された第２の発明の半導体メモリ試験装置によれ
ば、第１から第４のバッファメモリとこれらのバッファ
メモリへのデータの書き込み、バッファメモリからのデ
ータの読み出しを制御するメモリ制御手段とが設けら
れ、これにより被試験メモリの内部転送を含んだＲＡＭ
部とＳＡＭ部の独立動作に対しても対応することができ
る。

【００１６】

【実施例】第１の発明による半導体メモリ試験装置（以
下、単に試験装置ともいう）の第１の実施例の構成を図
１に示す。この第１の実施例の試験装置は図６に示す従
来の試験装置において、バッファメモリ３１の入力側に
アドレス変換部１７を新たに設けたものである。このア
ドレス変換部１７は制御信号発生部７によって制御さ
れ、図２に示すようにアドレス制御部１８と、変換用メ
モリ１９と、アドレス合流部２０とを有している。また
変換用メモリ１９はマルチプレクサ１９ａ，１９ｂと、
ＲＡＭ変換部１９ｃと、ＳＡＭ変換部１９ｄと、マルチ
プレクサ１９ｅと、アドレス記憶部１９ｆと、一致検出
部１９ｇとを備えている。

【００１７】アドレス制御部１８は、マルチプレクサ１
３からのアドレス信号のうち上位の数ビット（この部分
によってＲＡＭ部４４のある１ロウアドレスを指定でき
るが、ＲＡＭ部−ＳＡＭ部間で転送を行う場合は、通常
このロウアドレスによって指定される全てのデータを一
括して行うのに用いられる）を変換用メモリ１９に印加
し、残りの下位ビット（この部分によってＲＡＭ部のカ
ラムアドレスまたはＳＡＭ部のシリアルアドレスを指定
する）をアドレス合流部２０に送るように制御信号発生
部７によって制御される。

【００１８】ＲＡＭ変換部１９ｃは、ロウ方向の個数
が、アドレス制御部１８から送られるロウアドレスのビ
ット数をｎとすると２ⁿ 個以上あり、ビット方向の個数
が、そのアドレスのビット数以上あるメモリである。Ｒ
ＡＭ変換部１９ｃは、被試験メモリ４０のＲＡＭ部４４
をアクセスする際に、被試験メモリ４０に印加したアド
レス信号のうちの上位の数ビット（ロウアドレス）を印
加することによってアクセスされ、そのアドレスに対し
て、バッファメモリ３１上において、被試験メモリ４０
に印加したアドレス信号によってアクセスされるＲＡＭ
部４４のデータが実際に記憶されているアドレスのうち
の上位の数ビット（ロウアドレス）を書き込んだり読み
出したりするように制御信号発生部７によって制御され
る。

【００１９】ＳＡＭ変換部１９ｄは、ロウ方向の個数は
１であり、ビット方向の個数はＲＡＭ変換部１９ｃと同
等のメモリである。ＳＡＭ変換部１９ｄは、被試験メモ
リ４０のＳＡＭ部４６をアクセスする際にアクセスさ
れ、バッファメモリ３１上において、被試験メモリ４０
に印加したアドレス信号によってアクセスされるＳＡＭ
部４６のデータが実際に記憶されているアドレスのうち
の上位の数ビット（ロウアドレス）を書き込んだり読み
出したりするように制御信号発生部７によって制御され
る。

【００２０】アドレス記憶部１９ｆは、ＲＡＭ変換部１
９ｃ及びＳＡＭ変換部１９ｄから読み出されたデータ
（アドレス信号）を一時的に記憶し、その記憶された順
番に再びＲＡＭ変換部１９ｃ及びＳＡＭ変換部１９ｄに
書き込むように制御信号発生部７によって制御されるＦ
ＩＦＯ（先入れ先出し）メモリであり、内部にまだ読み
出していないデータがあるかどうかの情報を制御信号発
生部７に送る。

【００２１】マルチプレクサ１９ａは、ＳＡＭ変換部１
９ｄからのデータ（アドレス信号）とアドレス記憶部１
９ｆからのデータ（アドレス信号）のどちらをＲＡＭ変
換部１９ｃに書き込むのかを制御信号発生部７によって
制御される。マルチプレクサ１９ｂは、ＲＡＭ変換部１
９ｃからのデータ（アドレス信号）とアドレス記憶部１
９ｆからのデータ（アドレス信号）のどちらをＳＡＭ変
換部１９ｄに書き込むのかを制御信号発生部７によって
制御される。マルチプレクサ１９ｅは、ＲＡＭ変換部１
９ｃからのデータ（アドレス信号）とＳＡＭ変換部１９
ｄからのデータ（アドレス信号）のどちらをアドレス記
憶部１９ｆに書き込むのかを制御信号発生部７によって
制御される。

【００２２】一致検出部１９ｇは、ＲＡＭ変換部１９ｃ
からのデータ（アドレス信号）とＳＡＭ変換部１９ｄか
らのデータ（アドレス信号）が一致するかどうかという
情報を制御信号発生部７に送る。

【００２３】アドレス合流部２０は、アドレス制御部１
８からのアドレス信号と変換用メモリ１９からのアドレ
ス信号とを併せて、マルチプレクサ１３からのアドレス
信号のビットの並びに戻して、バッファメモリ３１に印
加するように制御信号発生部７によって制御される。

【００２４】ＲＡＭ変換部１９ｃの初期状態は、アドレ
ス制御部１８からのアドレス信号を印加することによっ
て読み出されるデータが、印加されたアドレス信号と同
じになるようにしておく。（すなわち、変換用メモリ１
９によってアドレス信号が変化しない状態にしてお
く。）ＳＡＭ変換部１９ｄの初期状態は、バッファメモ
リ３１に追加されたＳＡＭ部４６分のロウアドレスが読
み出されるようにしておく。

【００２５】次に第１の発明の第１の実施例の動作を説
明する。１） ＲＡＭ部に書き込み、ＲＡＭ部から読み出して、
論理比較する場合 ＲＡＭ部４４にデータを書き込むときには、被試験メモ
リ４０に印加したアドレス信号と同じアドレス信号のう
ち上位の数ビット（ロウアドレス）をアドレス制御部１
８からＲＡＭ変換部１９ｃに印加し、残りの下位ビット
をアドレス合流部２０に送る。ここで、一致検出部１９
ｇにおいてＲＡＭ変換部１９ｃから読み出したデータ
（アドレス信号）とＳＡＭ変換部１９ｄのデータ（アド
レス信号）が一致しているかどうかを検出する。まず、
一致していない場合は、ＲＡＭ変換部１９ｃから読み出
したデータ（アドレス信号）と先ほどの下位ビットのア
ドレス信号とをアドレス合流部２０で合わせてバッファ
メモリ３１に印加し、被試験メモリ４０に書き込むデー
タと同じデータをバッファメモリ３１に印加して書き込
む。一方、一致した場合は、アドレス記憶部１９ｆから
データ（アドレス信号）を読み出し、そのデータをアク
セスしていたＲＡＭ変換部１９ｃのアドレスに書き込む
のと同時に、そのデータと先ほどの下位ビットのアドレ
ス信号とをアドレス合流部２０で合わせてバッファメモ
リ３１に印加し、被試験メモリ４０に書き込むデータと
同じデータをバッファメモリ３１に印加して書き込む。

【００２６】次に、ＲＡＭ部４４から読み出して、論理
比較する場合は、被試験メモリ４０に印加したアドレス
信号と同じアドレス信号のうち上位の数ビット（ロウア
ドレス）をアドレス制御部１８からＲＡＭ変換部１９ｃ
に印加し、残りの下位部分をアドレス記憶部２０に送
る。そしてＲＡＭ変換部１９ｃから読み出したデータ
（アドレス信号）と先ほどの下位ビットのアドレス信号
とをアドレス合流部２０で合わせてバッファメモリ３１
に印加し、データを読み出す。そして、このデータと被
試験メモリ４０から読み出したデータとを論理比較器３
３で比較する。

【００２７】２） ＲＡＭ部に書き込み、ＲＡＭ部から
ＳＡＭ部へ転送し、ＳＡＭ部から読み出して、論理比較
する場合 ＲＡＭ部４４にデータを書き込むときには、被試験メモ
リ４０に印加したアドレス信号と同じアドレス信号のう
ち上位の数ビット（ロウアドレス）をアドレス制御部１
８からＲＡＭ変換部１９ｃに印加し、残りの下位ビット
をアドレス合流部２０に送る。ここで、一致検出部１９
ｇにおいてＲＡＭ変換部１９ｃから読み出したデータ
（アドレス信号）とＳＡＭ変換部１９ｄのデータ（アド
レス信号）とが一致しているかどうかを検出する。ま
ず、一致していない場合は、ＲＡＭ変換部１９ｃから読
み出したデータ（アドレス信号）と先ほどの下位ビット
のアドレス信号とをアドレス合流部２０で合わせてバッ
ファメモリ３１に送り、被試験メモリ４０に書き込むデ
ータと同じデータをバッファメモリ３１に印加して書き
込む。一方、一致した場合は、アドレス記憶部１９ｆか
らデータ（アドレス信号）を読み出し、そのデータをア
クセスしていたＲＡＭ変換部のアドレスに書き込むのと
同時に、そのデータを先ほどの下位ビットのアドレス信
号とをアドレス合流部２０で合わせてバッファメモリ３
１に送り、被試験メモリに書き込むデータと同じデータ
をバッファメモリ３１に印加して書き込む。

【００２８】次に、ＲＡＭ部４４からＳＡＭ部４６へデ
ータを転送したときには、ＳＡＭ変換部１９ｄのデータ
をアドレス記憶部１９ｆに書き込む。次に、被試験メモ
リ４０に印加したアドレス信号と同じアドレス信号のう
ち上位の数ビット（ロウアドレス）をアドレス制御部１
８からＲＡＭ変換部１９ｃに印加し、読み出されたデー
タ（アドレス信号）をＲＡＭ変換部１９ｄに書き込む。

【００２９】次に、ＳＡＭ部４６から読み出して、論理
比較する場合は、被試験メモリ４０に印加したアドレス
信号（シリアルスタートアドレス）と同じアドレス信号
をカウンタ１２にセーブし、さらにアドレス制御部１８
に送る。そして、そのアドレス信号のうち下位の数ビッ
ト（カラムアドレスまたはシリアルアドレス）を、アド
レス合流部２０に送り、そこでＳＡＭ変換部１９ｄから
読み出してきたデータ（アドレス信号）と合わせて、バ
ッファメモリ３１に印加してデータを読み出す。そし
て、このデータと被試験メモリ４０から読み出したデー
タとを論理比較器３３で比較する。

【００３０】その後の読み出しは、クロック制御信号発
生部６から被試験メモリ４０に印加されるクロック信号
に同期して、被試験メモリ４０内部のシリアルアドレス
ポインタが１ずつ加算されてアクセスされているのに合
わせて、制御信号発生部７の制御によりカウンタ１２も
１ずつ加算されていくことにより、バッファメモリ３１
をアクセスするアドレスを変化させていく。

【００３１】３） ＳＡＭ部に書き込み、ＳＡＭ部から
ＲＡＭ部へ転送し、ＲＡＭ部から読み出して、論理比較
する場合 ＳＡＭ部４６にデータを書き込むときには、被試験メモ
リ４０に印加したアドレス信号（シリアルスタートアド
レス）と同じアドレス信号をカウンタ１２にセーブし、
さらにアドレス制御部１８に送る。ここで、アドレス記
憶部１９ｆにおいて、まだ読み出していないデータがな
い場合は、アドレス制御部１８に送られたアドレス信号
のうち下位の数ビット（カラムアドレスまたはシリアル
アドレス）を、アドレス合流部２０に送り、そこでＳＡ
Ｍ変換部１９ｄから読み出してきたデータ（アドレス信
号）と合わせて、バッファメモリ３１に送り、被試験メ
モリ４０に書き込むデータと同じデータをバッファメモ
リ３１に印加して書き込む。一方、アドレス記憶部１９
ｆにおいて、まだ読み出していないデータがある場合
は、アドレス記憶部１９ｆからデータ（アドレス信号）
を読み出し、そのデータをアクセスしていたＳＡＭ変換
部１９ｄのアドレスに書き込むのと同時に、そのデータ
と先ほどの下位ビットのアドレス信号とをアドレス合流
部で合わせてバッファメモリ３１に送り、被試験メモリ
４０に書き込むデータと同じデータをバッファメモリ３
１に印加して書き込む。

【００３２】その後の書き込みは、クロック制御信号発
生部６から被試験メモリ４０に印加されるクロック信号
に同期して、被試験メモリ４０内部のシリアルアドレス
ポインタが１ずつ加算されてアクセスされているのに合
わせて、制御信号発生部７の制御によりカウンタ１２も
１ずつ加算されていくことにより、バッファメモリ３１
をアクセスするアドレスを変化させていく。

【００３３】次に、ＳＡＭ部４６からＲＡＭ部４４へデ
ータを転送したときには、被試験メモリ４０に印加した
アドレス信号と同じアドレス信号のうち上位の数ビット
（ロウアドレス）をアドレス制御部１８からＲＡＭ変換
部１９ｃに印加し、読み出されたデータをアドレス記憶
部１９ｆに書き込んだ後に、ＳＡＭ変換部１９ｄから読
み出されたデータ（アドレス信号）をＲＡＭ変換部１９
ｃの印加されているアドレスに書き込む。

【００３４】次に、ＲＡＭ部４４から読み出して、論理
比較する場合は、被試験メモリ４０に印加したアドレス
信号と同じアドレス信号のうち上位の数ビット（ロウア
ドレス）をアドレス制御部１８からＲＡＭ変換部１９ｃ
に印加し、残りの下位ビットをアドレス合流部２０に送
る。そして、ＲＡＭ変換部１９ｃから読み出したデータ
（アドレス信号）と先ほどの下位ビットのアドレス信号
とをアドレス合流部２０で合わせてバッファメモリ３１
に送り、データを読み出す。そして、このデータと被試
験メモリ４０から読み出したデータとを論理比較器３３
で比較する。

【００３５】４） ＳＡＭ部に書き込み、ＳＡＭ部から
読み出して、論理比較する場合 ＳＡＭ部４６にデータを書き込むときには、被試験メモ
リ４０に印加したアドレス信号（シリアルスタートアド
レス）と同じアドレス信号をカウンタ１２にセーブし、
さらにアドレス制御部１８に送る。ここで、アドレス記
憶部１９ｆにおいて、まだ読み出していないデータがな
い場合は、アドレス制御部１８に送られたアドレス信号
のうち下位の数ビット（カラムアドレスまたはシリアル
アドレス）を、アドレス合流部２０に送り、そこでＳＡ
Ｍ変換部１９ｄから読み出してきたデータ（アドレス信
号）と合わせて、バッファメモリ３１に印加し、被試験
メモリ４０に書き込むデータと同じデータをバッファメ
モリ３１に印加して書き込む。一方、アドレス記憶部１
９ｆにおいて、まだ読み出していないデータがある場合
は、アドレス記憶部１９ｆからデータ（アドレス信号）
を読み出し、そのデータをアクセスしていたＳＡＭ変換
部４６のアドレスに書き込むのと同時に、そのデータと
先ほどの下位ビットのアドレス信号とをアドレス合流部
２０で合わせてバッファメモリ３１に送り、被試験メモ
リ４０に書き込むデータと同じデータをバッファメモリ
３１に印加して書き込む。

【００３６】その後の書き込みは、クロック制御信号発
生部６から被試験メモリ４０に印加されるクロック信号
に同期して、被試験メモリ４０内部のシリアルアドレス
ポインタが１ずつ加算されてアクセスされているのに合
わせて、制御信号発生部７の制御によりカウンタ１２も
１ずつ加算されていくことにより、バッファメモリ３１
をアクセスするアドレスを変化させていく。

【００３７】次に、ＳＡＭ部４６から読み出して、論理
比較する場合は、被試験メモリ４０に印加したアドレス
信号（シリアルスタートアドレス）と同じアドレス信号
をカウンタ１２にセーブし、さらにアドレス制御部１８
に送る。そして、そのアドレス信号のうち下位の数ビッ
ト（カラムアドレスまたはシリアルアドレス）を、アド
レス合流部２０に送り、そこでＳＡＭ変換部１９ｄから
読み出してきたデータ（アドレス信号）と合わせて、バ
ッファメモリ３１に印加してデータを読み出す。そし
て、このデータと被試験メモリ４０から読み出したデー
タとを論理比較器３３で比較する。

【００３８】その後の読み出しは、クロック制御信号発
生部６から被試験メモリ４０に印加されるクロック信号
に同期して、被試験メモリ４０内部のシリアルアドレス
ポインタが１ずつ加算されてアクセスされているのに合
わせて、制御信号発生部７の制御によりカウンタ１２も
１ずつ加算されていくことにより、バッファメモリ３１
をアクセスするアドレスを変化させていく。

【００３９】以上述べたように第１の発明の第１の実施
例によれば、被試験メモリのＳＡＭ部４６にデータを書
き込んで転送しない場合や、ＳＡＭ部４６に書き込んだ
データをＲＡＭ部４４の複数のアドレスの部分に転送し
た場合、及びＲＡＭ部４４に書き込んだデータを一旦Ｓ
ＡＭ部４６に転送し、さらに、それをＲＡＭ部４４の元
のアドレス以外の部分に転送する場合でも、ＲＡＭ部４
４に対する期待値の発生を正確に行うことができる。

【００４０】次に、第１の発明による半導体メモリ試験
装置の第２の実施例の構成を図３に示す。この第２の実
施例の試験装置は図６に示す従来の試験装置において、
バッファメモリ３１の代わりに被試験メモリ４０のデー
タ幅の数ｎと同数のバッファメモリ３１₁ ，…３１_n を
設け、さらにマスクレジスタ１５と、ＡＮＤゲート１６
₁ ，…１６_n と、アドレス変換部１７₁ ，…１７_n とを
新たに設けたものである。マスクレジスタ１５はビット
毎にデータを転送するかしないかを示すデータを設定し
ておき、この設定したデータを対応するゲート１６
_i （ｉ＝１，…ｎ）に送る。ＡＮＤゲート１６_ｉ（ｉ＝
１，…ｎ）は、制御信号発生部７から送られる制御信号
とマスクレジスタ１５から送られてくる対応するビット
データとに基づいて論理演算を行い、演算結果（転送に
関する制御データ）を対応するアドレス変換部１７_ｉに
送る。各アドレス変換部１７_ｉは第１の実施例で述べた
図２に示すアドレス変換部１７と同一の構成であり、対
応するＡＮＤゲート１６_ｉから送られてくる制御データ
が転送を行うことを意味している場合は第１の実施例の
アドレス変換部１７と同じ動作を行い、上記制御データ
が転送を行わないことを意味している場合は転送時に行
うべき動作を行わない。そして、アドレス変換部１７_ｉ
からのアドレス信号を、対応するバッファメモリ３１_ｉ
に印加して、書き込みあるいは読み出し（期待値発生）
を行うようにする。

【００４１】このようにすることにより、第２の実施例
の試験装置も第１の実施例と同様の効果を得ることがで
きるとともに、選択されたビットのデータだけを転送す
ることが可能なマルチポートに対しても期待値を発生す
ることができる。次に第２の発明による半導体メモリ試
験装置の第１の実施例の構成を図４に示す。この第１の
実施例の試験装置は図８に示す従来の試験装置において
バッファメモリ３１ａ，３１ｂ及びマルチプレクサ３２
並びに論理比較器３３の代わりにアドレス制御部２４
と、制御用メモリ２５，２６と、メモリ制御部２７と、
バッファメモリ３１ａ，３１ｂ，３１ｃ，３１ｄと、マ
ルチプレクサ３２ａ，３２ｂと、論理比較器３３ａ，３
３ｂとを新たに設けたものである。

【００４２】制御用メモリ２５，２６はロウ方向の個数
が、パターン発生器１からのアドレス信号のうちの指定
されたビット数（ロウアドレスのビット数）をｎとする
と２ⁿ 個以上あり、ビット方向の個数が２のメモリであ
る。又バッファメモリ３１ａ，３１ｂ，３１ｃ，３１ｄ
は被試験メモリ４０のＲＡＭ部４４と少なくとも同一容
量のメモリである。そして、被試験メモリ４０のあるロ
ウアドレスに対応する領域にデータを書き込む場合には
バッファメモリ３１ａ及び３１ｃの上記ロウアドレスに
対応する領域か又はバッファメモリ３１ｂ及び３１ｄの
上記ロウアドレスに対応する領域に上記データと同じデ
ータが書き込まれる。メモリ制御部２７は送られてきた
データと制御信号発生部７からの制御信号に基づいて、
制御用メモリ２５，２６に書き込むデータと、アドレス
制御部２４及びマルチプレクサ３２ａ，３２ｂを制御す
る制御信号を発生する。アドレス制御部２４は制御信号
発生部７及びメモリ制御部２７からの制御信号に基づい
てパターン発生器１またはカウンタ１２のアドレス信号
を選択したアドレス信号をバッファメモリ３１ａ及び３
１ｃ，又はバッファメモリ３１ｂ，３１ｄに印加する。

【００４３】次に第２の発明の第１の実施例の動作を説
明する。制御用メモリ２５，２６は試験を実施する前に
全ロウアドレスにわたって２ビットのデータ“００”を
書き込んでおくものとする。 １） ＲＡＭ部に書き込む場合 ＲＡＭ部４４にデータを書き込むときには、バッファメ
モリ３１ａ，３１ｂ，３１ｃ，３１ｄからデータを読み
出していない場合（被試験メモリ４０のＲＡＭ部４４又
はＳＡＭ部４６からデータを読み出していない場合）、
あるいはバッファメモリ３１ｄからデータを読み出して
いる場合（被試験メモリ４０のＳＡＭ部４６からデータ
を読み出している場合）には、被試験メモリ４０に印加
したアドレス信号と同じアドレス信号のうち上位の数ビ
ット（ロウアドレス）を制御用メモリ２５に印加する。
そして、メモリ制御部２７は、制御用メモリ２５の上記
ロウアドレスに対応する領域にデータ“１０”を書き込
み、さらに被試験メモリ４０に印加したアドレス信号と
同じアドレス信号をアドレス制御部２４がバッファメモ
リ３１ａと３１ｃに印加するように制御する。

【００４４】一方、バッファメモリ３１ｃからデータを
読み出している場合（被試験メモリ４０のＳＡＭ部４６
からデータを読み出している場合）には、被試験メモリ
４０に印加したアドレス信号と同じアドレス信号のうち
上位の数ビット（ロウアドレス）を制御用メモリ２５に
印加する。そして、メモリ制御部２７は、制御用メモリ
２５の上記ロウアドレスに対応する領域にデータ“０
１”を書き込み、さらに被試験メモリ４０に印加したア
ドレス信号と同じアドレス信号をアドレス制御部２４が
バッファメモリ３１ｂと３１ｄに印加するように制御す
る。このように、バッファメモリ３１ａ，３１ｃ又はバ
ッファメモリ３１ｂ，３１ｄにアドレスを印加しておい
て、被試験メモリ４０に書き込むデータと同じデータ
を、上記アドレスを印加したバッファメモリ３１ａ，３
１ｃ又はバッファメモリ３１ｂ，３１ｄに印加して書き
込む。なお制御用メモリ２５，２６は、１ロウアドレス
単位でどのバッファメモリに正しいデータが書き込まれ
ているのかを記憶している。そのため、ＲＡＭ部４４，
ＳＡＭ部４６に対して、一方に書き込み、他方から読み
出しを行う場合、バッファメモリに対しては、ＳＡＭ部
４６の動作に対応した連続の書き込みあるいは読み出し
が一度終了するまでは、ＲＡＭ部４４の動作に対応した
書き込みあるいは読み出しは、ある１ロウアドレスの範
囲の中で行うようにする。

【００４５】２） ＲＡＭ部からＳＡＭ部へ転送する場
合 ＲＡＭ部４４からＳＡＭ部４６にデータを転送するとき
には、被試験メモリ４０に印加したアドレス信号と同じ
アドレス信号のうち上位の数ビット（ロウアドレス）を
制御用メモリ２５及び２６に印加する。そして、メモリ
制御部２７は、制御用メモリ２５から読み出したデータ
（“１０”又は“０１”）を制御用メモリ２６に書き込
む。

【００４６】３） ＲＡＭ部から読み出して、論理比較
する場合 ＲＡＭ部４４からデータを読み出すときには、被試験メ
モリ４０に印加したアドレス信号と同じアドレス信号の
うち上位の数ビット（ロウアドレス）を制御用メモリ２
５に印加し、この制御用メモリ２５から読み出されたデ
ータをメモリ制御部２７に送る。そして、この読み出し
データが“００”であった場合には、ＲＡＭ部４４の上
記ロウアドレスに対応する領域には未だデータが書き込
まれていないことを示すメッセージをメモリ制御部２７
から外部に出力する。読み出しデータが“１０”であっ
た場合には、被試験メモリ４０に印加したアドレス信号
と同じアドレス信号をアドレス制御部２４がバッファメ
モリ３１ａに印加するように、メモリ制御部２７が制御
し、さらにバッファメモリ３１ａから読み出したデータ
を論理比較器３３ａに送るようにマルチプレクサ３２ａ
も制御する。

【００４７】読み出しデータが“０１”であった場合に
は、被試験メモリ４０に印加したアドレス信号と同じア
ドレス信号をアドレス制御部２４がバッファメモリ３１
ｂに印加するように、メモリ制御部２７が制御し、さら
にバッファメモリ３１ｂから読み出したデータを論理比
較器３３ａに送るようにマルチプレクサ３２ａも制御す
る。そして、マルチプレクサ３２ａからのデータと被試
験メモリ４０から読み出したデータとを論理比較器３３
ａで比較する。

【００４８】４） ＳＡＭ部に書き込む場合 ＳＡＭ部４６にデータを書き込むときには。，被試験メ
モリ４０に印加したアドレス信号（シリアルスタートア
ドレス）と同じアドレス信号及びＲＡＭ部４４への転送
を考慮した転送先を示すアドレス信号をカウンタ１２に
セーブする。そして、バッファメモリ３１ａ〜３１ｄか
らデータを読み出していない場合（被試験メモリ４０の
ＲＡＭ部４４又はＳＡＭ部４６からデータを読み出して
いない場合）、あるいはバッファメモリ３１ｂからデー
タを読み出している場合（被試験メモリ４０のＲＡＭ部
４４からデータを読み出している場合）には、被試験メ
モリ４０のＲＡＭ部４４への転送を考慮した転送先を示
すアドレス信号のうち上位の数ビット（ロウアドレス）
を制御用メモリ２６に印加する。そして、メモリ制御部
２７は、制御用メモリ２６の上記転送先を示すアドレス
に対応する領域にデータ“１０”を書き込み、さらにカ
ウンタ１２のアドレス信号をアドレス制御部２４がバッ
ファメモリ３１ａ及び３１ｃに印加するように制御す
る。

【００４９】一方、バッファメモリ３１ａからデータを
読み出している場合（被試験メモリ４０のＲＡＭ部４４
からデータを読み出している場合）には、被試験メモリ
４０のＲＡＭ部４４への転送を考慮した転送先を示すア
ドレス信号のうち上位の数ビット（ロウアドレス）を制
御用メモリ２６に印加する。そして、メモリ制御部２７
は、制御用メモリ２６にデータ“０１”を書き込み、さ
らにカウンタ１２のアドレス信号をアドレス制御部２４
がバッファメモリ３１ｂと３１ｄに印加するように制御
する。

【００５０】このように、バッファメモリ３１ａ，３１
ｃ又はバッファメモリ３１ｂ，３１ｄにアドレスを印加
しておいて、被試験メモリ４０に書き込むデータと同じ
データを、上記アドレスを印加したバッファメモリ３１
ａ，３１ｃ又はバッファメモリ３１ｂ，３１ｄに印加し
て書き込む。その後の書き込みは、クロック制御信号発
生部６から被試験メモリ４０に印加されるクロック信号
に同期して、被試験メモリ４０内部のシリアルアドレス
ポインタが１ずつ加算されてアクセスされているのに合
わせて、制御信号発生部７の制御によりカウンタ１２も
１ずつ加算されていくことにより、バッファメモリ３１
ａ，３１ｃ又はバッファメモリ３１ｂ，３１ｄをアクセ
スするアドレスを変化させていく。なお制御用メモリ２
５，２６は、１ロウアドレス単位でどのバッファメモリ
に正しいデータが書き込まれているのかを記憶してい
る。そのため、ＲＡＭ部４４，ＳＡＭ部４６に対して、
一方に書き込み、他方から読み出しを行う場合、バッフ
ァメモリに対しては、ＳＡＭ部４６の動作に対応した連
続の書き込みあるいは読み出しが一度終了するまでは、
ＲＡＭ部４４の動作に対応した書き込みあるいは読み出
しは、ある１ロウアドレスの範囲の中で行うようにす
る。

【００５１】５） ＳＡＭ部からＲＡＭ部へ転送する場
合 ＳＡＭ部４６からＲＡＭ部４４にデータを転送するとき
には、被試験メモリ４０に印加した転送先を示すアドレ
ス信号と同じアドレス信号のうち上位の数ビット（ロウ
アドレス）を制御用メモリ２５及び２６に印加する。そ
して、メモリ制御部２７は、制御用メモリ２６から読み
出したデータを制御用メモリ２５に書き込む。

【００５２】６） ＳＡＭ部から読み出して、論理比較
する場合 ＳＡＭ部４６からデータを読み出すときには、被試験メ
モリ４０に印加したアドレス信号（シリアルスタートア
ドレス）と同じアドレス信号をカウンタ１２にセーブ
し、そのアドレス信号のうち上位の数ビット（ロウアド
レス）を制御用メモリ２６に印加し、読み出されたデー
タをメモリ制御部２７に送る。そして、読み出しデータ
が“００”であった場合には、ＳＡＭ部４６には試験す
るためのデータが未だ書き込まれていないことを示すメ
ッセージをメモリ制御部２７から外部に出力する。

【００５３】読み出しデータが“１０”であった場合に
は、被試験メモリ４０に印加したアドレス信号と同じア
ドレス信号をカウンタ１２を経由してアドレス制御部２
４がバッファメモリ３１ｃに印加するように、メモリ制
御部２７が制御し、さらにバッファメモリ３１ｃから読
み出したデータを論理比較器３３ｂに送るようにマルチ
プレクサ３２ｂも制御する。読み出しデータが“０１”
であった場合には、被試験メモリ４０に印加したアドレ
ス信号と同じアドレス信号をカウンタ１２を経由してア
ドレス制御部２４がバッファメモリ３１ｄに印加するよ
うに、メモリ制御部２７が制御し、さらにバッファメモ
リ３１ｄから読み出したデータを論理比較器３３ｂに送
るようにマルチプレクサ３２ｂも制御する。

【００５４】そして、マルチプレクサ３２ｂからのデー
タと被試験メモリ４０から読み出したデータとを論理比
較器３３ｂで比較する。その後の読み出しは、クロック
制御信号発生部６から被試験メモリ４０に印加されるク
ロック信号に同期して、被試験メモリ４０内部のシリア
ルアドレスポインタが１ずつ加算されてアクセスされて
いるのに合わせて、制御信号発生部７の制御によりカウ
ンタ１２も１ずつ加算されていくことにより、バッファ
メモリ３１ｃ，又は３１ｄをアクセスするアドレスを変
化させていく。

【００５５】以上述べたのように、第２の発明の第１の
実施例によれば、４系統のバッファメモリを制御してい
くことにより、ＲＡＭ部及びＳＡＭ部に対するデータの
書き込み及び読み出し、さらには内部のデータ転送にも
対応でき、ＲＡＭ部及びＳＡＭ部に対する期待値データ
を独立に発生させることができる。

【００５６】次に第２の発明の試験装置の第２の実施例
の構成を図５に示す。この第２の実施例の試験装置は図
４に示す第１の実施例の試験装置において、パターン発
生器１の他にパターン発生器１ａを設けて２系統にした
ものであり、さらにカウンタ１２の代わりにマルチプレ
クサ２３が設けられている。これによりアドレス制御部
２４及び被試験メモリ４０に与えるアドレス信号を２系
統にし、アドレス制御部２４を２個の制御信号発生部７
によって制御する。マルチプレクサ２３は、２個のクロ
ック制御信号発生部６から発生される制御信号のどちら
を被試験メモリ４０に印加するかを選択する。

【００５７】そして、この第２の実施例においては、第
１の実施例におけるカウンタ１２が行っていた役割をア
ドレス発生部３が行うようにする。この第２の実施例の
試験装置は、図４に示す第１の実施例と同様の効果を得
ることができるとともに、ＲＡＭ部とＳＡＭ部に同時に
データを書き込む場合にも対応することができ、さらに
パターン発生器１のアドレス発生部３を、図４に示す第
１の実施例のカウンタ１２の代わりに用いることによっ
て、より複雑で自由なアドレス信号パターンを使用でき
る。

【００５８】

【発明の効果】第１の発明によれば、マルチポートメモ
リを試験する場合に期待値の発生を正確に行うことがで
きる。また、第２の発明によれば、被試験メモリの内部
転送を含んだＲＡＭ部とＳＡＭ部の独立動作に対しても
対応することができる。

【図面の簡単な説明】

【図１】第１の発明の第１の実施例の構成を示すブロッ
ク図。

【図２】第１の発明にかかるアドレス変換部の詳細な構
成を示すブロック図。

【図３】第１の発明の第２の実施例の構成を示すブロッ
ク図。

【図４】第２の発明の第１の実施例の構成を示すブロッ
ク図。

【図５】第２の発明の第２の実施例の構成を示すブロッ
ク図。

【図６】従来の半導体メモリ試験装置の構成を示すブロ
ック図。

【図７】マルチポートメモリの構成を示すブロック図。

【図８】従来の半導体メモリ試験装置の構成を示すブロ
ック図。

【符号の説明】

１ パターン発生器 ２ シーケンス制御部 ３ アドレス発生部 ４ データ発生部 ５ データメモリ ６ クロック制御信号発生部 ７ 制御信号発生部 ８ マルチプレクサ ９ アドレス端子 １０ データ端子 １２ カウンタ １３ マルチプレクサ １７ アドレス変換部 １８ アドレス制御部 １９ 変換用メモリ ２０ アドレス合流部 ３１ バッファメモリ ３３ 論理比較器 ４０ 被試験メモリ

Claims (2)

【特許請求の範囲】
1. 【請求項１】少なくとも被試験メモリと同じ容量を有す
   るバッファメモリと、 前記被試験メモリ及びバッファメモリに書き込むための
   データを発生するデータ発生手段と、 前記被試験メモリの、前記データが書き込まれる領域の
   アドレス、書き込まれたデータの転送先のアドレス、及
   びデータが読み出される領域のアドレスを発生するアド
   レス発生手段と、 書き込み、転送、及び読み出しのための制御信号を発生
   する制御信号発生手段と、 前記アドレス発生手段から発生されるアドレスを、前記
   制御信号に応じて所定の規則に基づいて変換し、この変
   換されたアドレスを前記バッファメモリに送出するアド
   レス変換手段と、 前記データ発生手段、アドレス発生手段、及び制御信号
   発生手段で制御することによって前記アドレスが示す前
   記被試験メモリの領域及び前記アドレスの変換されたア
   ドレスが示す前記バッファメモリの領域に同一のデータ
   を書き込み、データを転送し、前記被試験メモリの前記
   領域及び前記バッファメモリの前記領域からデータを読
   み出す制御手段と、 前記被試験メモリ及び前記バッファメモリから読み出さ
   れたデータを比較する比較手段と、を備えていることを
   特徴とする半導体メモリ試験装置。
2. 【請求項２】各々が被試験メモリのＲＡＭ部と少なくと
   も同じ容量を有する第１から第４のバッファメモリと、 前記被試験メモリ及びバッファメモリに書き込むための
   データを発生するデータ発生手段と、 前記被試験メモリの、前記データが書き込まれる領域の
   アドレス、書き込まれたデータの転送先のアドレス、及
   びデータが読み出される領域のアドレスを発生するアド
   レス発生手段と、 書き込み、転送、及び読み出しのための制御信号を発生
   する制御信号発生手段と、 前記被試験メモリのＲＡＭ部にデータを書き込む場合に
   は所定の規則に基づいて第１及び第３のバッファメモリ
   か又は第２及び第４のバッファメモリの対応する領域に
   前記データと同一のデータを書き込むとともにどちらの
   バッファメモリに書き込んだのかを記憶し、前記被試験
   メモリのＳＡＭ部にデータを書き込む場合には所定の規
   則に基づいて第１及び第３のバッファメモリか又は第２
   及び第４のバッファメモリの、前記ＲＡＭ部への転送を
   考慮した転送先を示すアドレスの領域に前記データと同
   一のデータを書き込むとともにどちらのバッファメモリ
   に書き込んだのかを記憶し、前記被試験メモリのＲＡＭ
   部からデータを読み出す場合には前記記憶結果に基づい
   て前記第１及び第２のバッファメモリのいずれか一方を
   選択し、この選択されたバッファメモリの対応する領域
   からデータを読み出し、前記被試験メモリのＳＡＭ部か
   らデータを読み出す場合には前記記憶結果に基づいて前
   記第３及び第４のバッファメモリのいずれか一方を選択
   し、この選択されたバッファメモリの、前記転送が行わ
   れる前のデータが格納されているＲＡＭ部のアドレスに
   対応する領域からデータを読み出すメモリ制御手段と、 このメモリ制御手段によって読み出されたデータと前記
   被試験メモリから読み出されたデータを比較する比較手
   段と、 前記データ発生手段、アドレス発生手段、及び制御信号
   発生手段を制御する制御手段と、を備えていることを特
   徴とする半導体メモリ試験装置。