JPH0668539B2 - 半導体メモリ試験装置 - Google Patents
半導体メモリ試験装置Info
- Publication number
- JPH0668539B2 JPH0668539B2 JP62001545A JP154587A JPH0668539B2 JP H0668539 B2 JPH0668539 B2 JP H0668539B2 JP 62001545 A JP62001545 A JP 62001545A JP 154587 A JP154587 A JP 154587A JP H0668539 B2 JPH0668539 B2 JP H0668539B2
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- JP
- Japan
- Prior art keywords
- data
- memory
- under test
- pattern generator
- buffer memory
- Prior art date
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は被試験メモリをパターン発生器よりのアドレ
スによりアクセスすると共に、パターン発生器よりのデ
ータを書込みその後、パターン発生器よりのアドレス信
号によってその被試験メモリを読出し、その読出された
データを期待値と比較して被試験メモリを試験する半導
体メモリ試験装置に関する。
スによりアクセスすると共に、パターン発生器よりのデ
ータを書込みその後、パターン発生器よりのアドレス信
号によってその被試験メモリを読出し、その読出された
データを期待値と比較して被試験メモリを試験する半導
体メモリ試験装置に関する。
「従来の技術」 従来のこの種の半導体メモリ試験装置は例えば第２図に
示すように構成されていた。パターン発生器１１のアド
レス端子１２よりアドレス信号を被試験メモリ１３に与
え、被試験メモリ１３のそのアドレスに、パターン発生
器１１で発生したデータ端子１４よりのデータを書込
む。その後パターン発生器１１より被試験メモリ１３に
アドレスを印加して読出し、その時読出されたデータ
と、パターン発生器１１から出力されたデータ、つまり
期待値データとの比較を論理比較器１５にて行い、被試
験メモリ１３の良否判定を行う。
示すように構成されていた。パターン発生器１１のアド
レス端子１２よりアドレス信号を被試験メモリ１３に与
え、被試験メモリ１３のそのアドレスに、パターン発生
器１１で発生したデータ端子１４よりのデータを書込
む。その後パターン発生器１１より被試験メモリ１３に
アドレスを印加して読出し、その時読出されたデータ
と、パターン発生器１１から出力されたデータ、つまり
期待値データとの比較を論理比較器１５にて行い、被試
験メモリ１３の良否判定を行う。
パターン発生器１１はアドレス発生部２１、データ発生
部２２、データメモリ２３、クロック制御信号発生部２
４、シーケンス制御部２５により構成される。シーケン
ス制御部２５はアドレス発生部２１、データ発生部２
２、クロック制御信号発生部２４の制御を行う。アドレ
ス発生部２１は被試験メモリ１３に印加するアドレス信
号の発生を行う。データ発生部２２は被試験メモリ１３
に印加するデータ、つまり書込みデータ及び論理比較器
１５に出力する期待値データの発生を行う。
部２２、データメモリ２３、クロック制御信号発生部２
４、シーケンス制御部２５により構成される。シーケン
ス制御部２５はアドレス発生部２１、データ発生部２
２、クロック制御信号発生部２４の制御を行う。アドレ
ス発生部２１は被試験メモリ１３に印加するアドレス信
号の発生を行う。データ発生部２２は被試験メモリ１３
に印加するデータ、つまり書込みデータ及び論理比較器
１５に出力する期待値データの発生を行う。
データメモリ２３はデータ発生部２２と同じく比試験メ
モリ１３に印加するデータ及び論理比較器１５に出力す
る期待値データの発生を行う。データメモリ２３はあら
かじめ書込んでおいたデータを読出すことによりデータ
発生を行う。データ発生部２２は規則性のあるデータ発
生に用いられ、データメモリ２３は規則性のないランダ
ムなデータ発生に用いられている。データ発生部２２よ
りデータをデータ端子１４へ出力するか、データメモリ
２３よりデータをデータ端子１４へ出力するかはマルチ
プレクサ２６により切換える。
モリ１３に印加するデータ及び論理比較器１５に出力す
る期待値データの発生を行う。データメモリ２３はあら
かじめ書込んでおいたデータを読出すことによりデータ
発生を行う。データ発生部２２は規則性のあるデータ発
生に用いられ、データメモリ２３は規則性のないランダ
ムなデータ発生に用いられている。データ発生部２２よ
りデータをデータ端子１４へ出力するか、データメモリ
２３よりデータをデータ端子１４へ出力するかはマルチ
プレクサ２６により切換える。
クロック制御信号発生部２４は被試験メモリ１３に印加
するクロックの制御信号を発生する。
するクロックの制御信号を発生する。
「発明が解決しようとする問題点」 この第２図に示した従来の半導体メモリ試験装置は次の
ような欠点があった。
ような欠点があった。
論理演算機能を持ったメモリの試験を行う場合、パター
ン発生器より印加されるデータと、被試験メモリにすで
に書込まれているデータと、そのメモリ内で行われる論
理演算の種類とによって期待値データを決定しなければ
ならず、期待値データの発生が困難である。
ン発生器より印加されるデータと、被試験メモリにすで
に書込まれているデータと、そのメモリ内で行われる論
理演算の種類とによって期待値データを決定しなければ
ならず、期待値データの発生が困難である。
「問題点を解決するための手段」 この発明によればパターン発生器より発生したアドレス
信号を被試験メモリに印加してアクセスし、またデータ
をその被試験メモリに印加して書込むように構成すると
共に、上記アドレス信号によってバッファメモリをアク
セスする。そのバッファメモリの書込みデータ入力端子
に直列に論理演算部を外部に設け、その論理演算部に被
試験メモリに対する書込みデータを与えると共に、バッ
ファメモリから読出されるデータをその論理演算部に与
えてこれら両者の論理演算を行ってその論理演算結果を
そのバッファメモリ内に書込むようにする。被試験メモ
リ内で行う演算が複数種類ある場合は前記論理演算部で
どのような演算を行うかは被試験メモリに対する論理演
算を設定するためのアドレスの部分がその論理演算部に
対してラッチされ、その演算モードが決定される。従っ
て論理演算を内蔵するメモリに対する被試験メモリに対
する書込み内容と同一の内容がそのバッファメモリに書
込まれる。被試験メモリを読出す場合にはバッファメモ
リも同一アドレスで読出し、そのバッファメモリより読
出されたデータを期待値として被試験メモリより読出さ
れたデータと論理比較器で比較するようにされる。この
ようにして演算器内蔵の被試験メモリを試験することが
できる。
信号を被試験メモリに印加してアクセスし、またデータ
をその被試験メモリに印加して書込むように構成すると
共に、上記アドレス信号によってバッファメモリをアク
セスする。そのバッファメモリの書込みデータ入力端子
に直列に論理演算部を外部に設け、その論理演算部に被
試験メモリに対する書込みデータを与えると共に、バッ
ファメモリから読出されるデータをその論理演算部に与
えてこれら両者の論理演算を行ってその論理演算結果を
そのバッファメモリ内に書込むようにする。被試験メモ
リ内で行う演算が複数種類ある場合は前記論理演算部で
どのような演算を行うかは被試験メモリに対する論理演
算を設定するためのアドレスの部分がその論理演算部に
対してラッチされ、その演算モードが決定される。従っ
て論理演算を内蔵するメモリに対する被試験メモリに対
する書込み内容と同一の内容がそのバッファメモリに書
込まれる。被試験メモリを読出す場合にはバッファメモ
リも同一アドレスで読出し、そのバッファメモリより読
出されたデータを期待値として被試験メモリより読出さ
れたデータと論理比較器で比較するようにされる。この
ようにして演算器内蔵の被試験メモリを試験することが
できる。
「実施例」 第１図はこの発明の実施例を示し、第２図に示した従来
装置と対応する部分には同一符号を付けてある。
装置と対応する部分には同一符号を付けてある。
この発明では被試験メモリ１３と同等またはそれ以上の
記憶容量を持ったバッファメモリ３１と、パターン発生
器１１内にバッファメモリ３１に対する制御信号発生部
３２とが設けられる。
記憶容量を持ったバッファメモリ３１と、パターン発生
器１１内にバッファメモリ３１に対する制御信号発生部
３２とが設けられる。
制御信号発生部３２はバッファメモリ３１に対する制御
信号を発生する。バッファメモリ３１は被試験メモリ１
３と同等またはそれ以上のメモリ容量を持ち、被試験メ
モリ１３のデータビット数に応じてメモリ構成を変える
ことができる。すなわち被試験メモリ１３が１ワード１
ビットの時はバッファメモリ３１も１ワード１ビット構
成に、被試験メモリ１３が１ワード４ビットの時はバッ
ファメモリ３１も１ワード４ビット構成になる。
信号を発生する。バッファメモリ３１は被試験メモリ１
３と同等またはそれ以上のメモリ容量を持ち、被試験メ
モリ１３のデータビット数に応じてメモリ構成を変える
ことができる。すなわち被試験メモリ１３が１ワード１
ビットの時はバッファメモリ３１も１ワード１ビット構
成に、被試験メモリ１３が１ワード４ビットの時はバッ
ファメモリ３１も１ワード４ビット構成になる。
バッファメモリ３１には被試験メモリ１３と同一のアド
レスが与えられており、読出し時にはパターン発生器１
１で発生したアドレス信号で被試験メモリ１３とバッフ
ァメモリ３１とを同時にアクセスし、被試験メモリ１３
からの読出しデータと、バッファメモリ３１からの読出
しデータである期待値データとを論理比較器１５で比較
し良否判定を行う。
レスが与えられており、読出し時にはパターン発生器１
１で発生したアドレス信号で被試験メモリ１３とバッフ
ァメモリ３１とを同時にアクセスし、被試験メモリ１３
からの読出しデータと、バッファメモリ３１からの読出
しデータである期待値データとを論理比較器１５で比較
し良否判定を行う。
更にこの発明ではバッファメモリ３１のデータ入力端子
の前段に論理演算部３６が挿入され、パターン発生器１
１よりのデータとバッファメモリ３１の読出しデータと
が論理演算部３６に入力され、その演算結果がバッファ
メモリ３１に書込まれる。この時、書込まれるバッファ
メモリ３１のアドレスは被試験メモリ１３に対する書込
みアドレスと同一とされる。
の前段に論理演算部３６が挿入され、パターン発生器１
１よりのデータとバッファメモリ３１の読出しデータと
が論理演算部３６に入力され、その演算結果がバッファ
メモリ３１に書込まれる。この時、書込まれるバッファ
メモリ３１のアドレスは被試験メモリ１３に対する書込
みアドレスと同一とされる。
つまり被試験メモリ１３とバッファメモリ３１とにはパ
ターン発生器１１で発生された同一のアドレスが印加さ
れる。またパターン発生器１１で発生されたデータ端子
１４のデータは被試験メモリ１３と論理演算部３６とに
印加される。アドレス端子１２のアドレス信号中の被試
験メモリ１３内蔵の論理演算部の演算モードを設定する
部分が、論理演算部３６に演算モード設定データとして
与えられ、被試験メモリ１３でそのデータ書込みの際に
行う演算と全く同じ演算が論理演算部３６で行われ、そ
の結果がバッファメモリ３１に書込まれることになる。
論理演算部３６で演算を行うか否かは制御信号発生部３
２より出力される信号により制御される。このような動
作を行うことにより被試験メモリ１３の内容とバッファ
メモリ３１の内容とは常に一致する。従って被試験メモ
リ１３とバッファメモリ３１とを同一のアドレスでアク
セスし、それぞれの読出しデータを論理比較器１５で比
較することにより被試験メモリ１３の良否判定を行うこ
とができる。
ターン発生器１１で発生された同一のアドレスが印加さ
れる。またパターン発生器１１で発生されたデータ端子
１４のデータは被試験メモリ１３と論理演算部３６とに
印加される。アドレス端子１２のアドレス信号中の被試
験メモリ１３内蔵の論理演算部の演算モードを設定する
部分が、論理演算部３６に演算モード設定データとして
与えられ、被試験メモリ１３でそのデータ書込みの際に
行う演算と全く同じ演算が論理演算部３６で行われ、そ
の結果がバッファメモリ３１に書込まれることになる。
論理演算部３６で演算を行うか否かは制御信号発生部３
２より出力される信号により制御される。このような動
作を行うことにより被試験メモリ１３の内容とバッファ
メモリ３１の内容とは常に一致する。従って被試験メモ
リ１３とバッファメモリ３１とを同一のアドレスでアク
セスし、それぞれの読出しデータを論理比較器１５で比
較することにより被試験メモリ１３の良否判定を行うこ
とができる。
「発明の効果」 以上述べたようにこの発明の半導体メモリ試験装置によ
れば、バッファメモリを設けてそのバッファメモリを被
試験メモリをアクセスするアドレスと同一アドレスでア
クセスするようにし、かつ論理演算部を設け、これに被
試験メモリへ供給するデータと同一データ及びバッファ
メモリの読出しデータを入力して、互に論理演算を行
い、その結果をバッファメモリに書込むため、被試験メ
モリに対する書込み状態と同一状態にバッファメモリに
対して書込みが行われ、そのバッファメモリからの読出
し出力を期待値として被試験メモリの読出し出力と論理
比較することによって、演算機能を持った被試験メモリ
についても試験することができ、その場合にそのパター
ン発生器としては従来のパターン発生器とほぼ同様の構
成のものを用いることができ、全体として比較的簡単な
構成で試験装置を構成することができる。
れば、バッファメモリを設けてそのバッファメモリを被
試験メモリをアクセスするアドレスと同一アドレスでア
クセスするようにし、かつ論理演算部を設け、これに被
試験メモリへ供給するデータと同一データ及びバッファ
メモリの読出しデータを入力して、互に論理演算を行
い、その結果をバッファメモリに書込むため、被試験メ
モリに対する書込み状態と同一状態にバッファメモリに
対して書込みが行われ、そのバッファメモリからの読出
し出力を期待値として被試験メモリの読出し出力と論理
比較することによって、演算機能を持った被試験メモリ
についても試験することができ、その場合にそのパター
ン発生器としては従来のパターン発生器とほぼ同様の構
成のものを用いることができ、全体として比較的簡単な
構成で試験装置を構成することができる。
第１図はこの発明の実施例を示すブロック図、第２図は
従来の半導体メモリ試験装置を示すブロック図である。
従来の半導体メモリ試験装置を示すブロック図である。
Claims (1)
- 【請求項１】パターン発生器よりのアドレス信号を被試
験メモリへ印加し、またパターン発生器よりくデータを
被試験メモリに与えてこれを書込み、パターン発生器よ
りのアドレス信号により被試験メモリを読出してその読
出しデータと期待値とを論理比較器で比較して被試験メ
モリの試験を行う半導体メモリ試験装置において、 上記パターン発生器よりのアドレス信号が分岐してアド
レス信号として与えられるバッファメモリと、 そのバッファメモリから読出されたデータと、上記パタ
ーン発生器よりのデータとが与えられて互に論理演算が
なされ、その演算結果を上記バッファメモリへ書込みデ
ータとして供給する論理演算部とを備え、 上記パターン発生器よりのアドレス信号により上記被試
験メモリが読出されて、そのパターン発生器よりの同一
アドレス信号により上記バッファメモリが読出されてそ
の読出し出力を上記期待値として上記論理比較器へ供給
するようにされていることを特徴とする半導体メモリ試
験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62001545A JPH0668539B2 (ja) | 1987-01-06 | 1987-01-06 | 半導体メモリ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62001545A JPH0668539B2 (ja) | 1987-01-06 | 1987-01-06 | 半導体メモリ試験装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61114381A Division JP2527935B2 (ja) | 1986-05-19 | 1986-05-19 | 半導体メモリ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62272164A JPS62272164A (ja) | 1987-11-26 |
| JPH0668539B2 true JPH0668539B2 (ja) | 1994-08-31 |
Family
ID=11504490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62001545A Expired - Fee Related JPH0668539B2 (ja) | 1987-01-06 | 1987-01-06 | 半導体メモリ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0668539B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2671210B2 (ja) * | 1987-12-22 | 1997-10-29 | 日立電子エンジニアリング株式会社 | 半導体テスターのパターン発生器 |
-
1987
- 1987-01-06 JP JP62001545A patent/JPH0668539B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62272164A (ja) | 1987-11-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |