JPS6288972A - 階層テスト・シ−ケンサ - Google Patents
階層テスト・シ−ケンサInfo
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- JPS6288972A JPS6288972A JP61185433A JP18543386A JPS6288972A JP S6288972 A JPS6288972 A JP S6288972A JP 61185433 A JP61185433 A JP 61185433A JP 18543386 A JP18543386 A JP 18543386A JP S6288972 A JPS6288972 A JP S6288972A
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- Tests Of Electronic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は電気的テスト装置に関し、さらに具体的には複
雑な論理回路をテストする装置に関する。
雑な論理回路をテストする装置に関する。
Ｂ、従来技術
第２図に示した様な従来のテスト装置構造体はテスト装
置に対して主な制御を行い、動作テスト・プログラム釦
従ってテスト・シーケンス及びパラメータを確立する主
プロセツサ１ｏを使用する。
置に対して主な制御を行い、動作テスト・プログラム釦
従ってテスト・シーケンス及びパラメータを確立する主
プロセツサ１ｏを使用する。
第２図のテストされるべき装置２０の各ピン、ピン１、
ピン２、ピン３・・・・ピンＮは夫々デコーダ１６（１
）、１６ｆ２＋、１６（３）・・・・１６（Ｎ）及びド
ライバ／センサ１８（１）、１８（２）、１８（３）・
・・・１８ （Ｎ）を含む対応するピン電子回路を有す
る。テストされるべき装置２０がＮ本のピンを有する時
は、各々デコーダ及びドライバ／センサを含むＮ個のピ
ン電子回路？必要としている。
ピン２、ピン３・・・・ピンＮは夫々デコーダ１６（１
）、１６ｆ２＋、１６（３）・・・・１６（Ｎ）及びド
ライバ／センサ１８（１）、１８（２）、１８（３）・
・・・１８ （Ｎ）を含む対応するピン電子回路を有す
る。テストされるべき装置２０がＮ本のピンを有する時
は、各々デコーダ及びドライバ／センサを含むＮ個のピ
ン電子回路？必要としている。
高速局所メモリ１４は主プロセツサ１０及び大容量メモ
リ１２に接続され、複数のテスト・ベクトル１５Ａ乃至
１５Ｄ等？受取って記憶するためのデータ入口？有する
。各テスト・ベクトルは複数（Ｎ個）のテスト・ワード
？含む−例えばテスト・ベクトル１５Ａはテスト・ワー
ド１５Ａ［１：ｌ、１５ Ａ（２）、 １５ Ａ（３
）乃至１５ Ａ （Ｎ）を含む。テスト・ベクトルは又
命令部を含む事が出来、例えば、テスト・ベクトル１５
Ａは命令部１５ＡＩを含む一部テスト・サイクル中に、
局所メモ１４ｉ′ｉ順次テスト・ベクトルからテスト・
ワード？出力する。
リ１２に接続され、複数のテスト・ベクトル１５Ａ乃至
１５Ｄ等？受取って記憶するためのデータ入口？有する
。各テスト・ベクトルは複数（Ｎ個）のテスト・ワード
？含む−例えばテスト・ベクトル１５Ａはテスト・ワー
ド１５Ａ［１：ｌ、１５ Ａ（２）、 １５ Ａ（３
）乃至１５ Ａ （Ｎ）を含む。テスト・ベクトルは又
命令部を含む事が出来、例えば、テスト・ベクトル１５
Ａは命令部１５ＡＩを含む一部テスト・サイクル中に、
局所メモ１４ｉ′ｉ順次テスト・ベクトルからテスト・
ワード？出力する。
例えばベクトル１５Ａの場合、テスト・フード１５ Ａ
（１）はデコーダ１６（１）に、テスト・ワード１５
Ａ（２）はデコーダ１６ （２＞に出力される。デコー
ダ１６（１ンはテスト・ワードをデコードして、デコー
ドした出力をドライバ／センサ１８（１）に印加する。
（１）はデコーダ１６（１）に、テスト・ワード１５
Ａ（２）はデコーダ１６ （２＞に出力される。デコー
ダ１６（１ンはテスト・ワードをデコードして、デコー
ドした出力をドライバ／センサ１８（１）に印加する。
各ドライバ／センサ１８（１）乃至１８（Ｎ）Ｕ夫々対
応するデコーダ１６（ｊ）乃至１６ （Ｎ）によって制
御され、少なく共、次の回路機能、即ち駆動装置、検出
装置、負荷、電力供給源、接地、開放回路等のつちう任
意の１つの機能を与える。ドライバ／デコーダ【よって
遂行されるテスト機能は局所メモリ１４から、ドライバ
／センサに接続された対応するデコーダに出力されるテ
スト・ワードによって決定される。第２図のドライバ／
センサによって発生されるテスト機能に応答して、テス
トされるべき装置２０の対応するピンはその機能に応じ
て電気的表示信号にさらされるか、さらされないかのど
ちらかである。例えば、装置２ｏの論理入力ピンはテス
ト・プログラムによって要求される２進１もしくは２進
０を表示する電気信号を受取り、電力供給ピンは電圧も
しくは電流を受取り、負荷ピンは適切な電気的負荷に接
続され、出力ピンはテスト・プログラムの指示に従って
被テスト装置２０からの出力を受取る様に条件付けられ
る。
応するデコーダ１６（ｊ）乃至１６ （Ｎ）によって制
御され、少なく共、次の回路機能、即ち駆動装置、検出
装置、負荷、電力供給源、接地、開放回路等のつちう任
意の１つの機能を与える。ドライバ／デコーダ【よって
遂行されるテスト機能は局所メモリ１４から、ドライバ
／センサに接続された対応するデコーダに出力されるテ
スト・ワードによって決定される。第２図のドライバ／
センサによって発生されるテスト機能に応答して、テス
トされるべき装置２０の対応するピンはその機能に応じ
て電気的表示信号にさらされるか、さらされないかのど
ちらかである。例えば、装置２ｏの論理入力ピンはテス
ト・プログラムによって要求される２進１もしくは２進
０を表示する電気信号を受取り、電力供給ピンは電圧も
しくは電流を受取り、負荷ピンは適切な電気的負荷に接
続され、出力ピンはテスト・プログラムの指示に従って
被テスト装置２０からの出力を受取る様に条件付けられ
る。
各ドライバ／センサ１８（１）乃至１ Ｂ （Ｎ）はフ
ィードバック線１９によって主プロセツサ１Ｄに接続さ
れ、検出され得る任意の故障を解析するための合格／不
合格条件が表示される。
ィードバック線１９によって主プロセツサ１Ｄに接続さ
れ、検出され得る任意の故障を解析するための合格／不
合格条件が表示される。
一部の従来のテスト装置は第２図のテスト・ベクトル１
５Ａのための命令もしくはテスト・パターン・フィール
ド１５ＡＩを記憶するための手段を有し、線１７を介し
て情報を主プロセツサ１４にフィードバックして命令に
よって局所メモリ１４を制御して、分岐、ループ動作等
のデータ制御を行っている。
５Ａのための命令もしくはテスト・パターン・フィール
ド１５ＡＩを記憶するための手段を有し、線１７を介し
て情報を主プロセツサ１４にフィードバックして命令に
よって局所メモリ１４を制御して、分岐、ループ動作等
のデータ制御を行っている。
ところで、第２図に示した様な従来のテスト装置構造体
の重要な問題はピンの数Ｎが１００以上の被テスト装置
２０のテストを行うのに局所メモリ１４及び大容量メモ
リ１２に大きなサイズのメモリを必要とする点にある。
の重要な問題はピンの数Ｎが１００以上の被テスト装置
２０のテストを行うのに局所メモリ１４及び大容量メモ
リ１２に大きなサイズのメモリを必要とする点にある。
超大規模の集積回路の出現によって、装置上の高度（て
複雑な論理回路を適切にテストするのに必要なテスト・
サイクルの数のために、テスト・ベクトルを収容する局
所メモリ１４に何メガバイトもの記憶容量を必要とする
様になった。
複雑な論理回路を適切にテストするのに必要なテスト・
サイクルの数のために、テスト・ベクトルを収容する局
所メモリ１４に何メガバイトもの記憶容量を必要とする
様になった。
この大きな記憶容量を必要とするという問題に対する従
来の１つの解決方法はアルゴリズム的なパターン発生器
を使用するものである。すなわち、テスト・データがメ
モリのテストの様に高度に繰返し性のものである時には
種々の型のパターン発生器がかなり使用されている。し
かしながら、この様なパターン発生器は信号の経路に高
速マルチプレクサを必要とする、もしくは特定のピンに
固定（ハードワイヤード）接続を必要とするのみならず
、比較的高価で、柔軟性がなく、ランダムな論理には適
切ではないという欠点がある。
来の１つの解決方法はアルゴリズム的なパターン発生器
を使用するものである。すなわち、テスト・データがメ
モリのテストの様に高度に繰返し性のものである時には
種々の型のパターン発生器がかなり使用されている。し
かしながら、この様なパターン発生器は信号の経路に高
速マルチプレクサを必要とする、もしくは特定のピンに
固定（ハードワイヤード）接続を必要とするのみならず
、比較的高価で、柔軟性がなく、ランダムな論理には適
切ではないという欠点がある。
この外に、完全なテストを行うのに必要なよりも少ない
テスト・ベクトルを記憶するためによシ小さなテスト装
置メモリを使用して、比較的小さな局所メモリに相継ぐ
テスト段階のだめのテスト・ベクトルを頴次にロードす
る方法がある。しかしながら、この方法では局所メモリ
の再ロードに追加的な時間を必要とするので、テストの
ための全スループットが減少する。
テスト・ベクトルを記憶するためによシ小さなテスト装
置メモリを使用して、比較的小さな局所メモリに相継ぐ
テスト段階のだめのテスト・ベクトルを頴次にロードす
る方法がある。しかしながら、この方法では局所メモリ
の再ロードに追加的な時間を必要とするので、テストの
ための全スループットが減少する。
Ｃ１発明が解決しようとする問題点
本発明の目的は改良テスト装置構造体を与える事にある
。
。
本発明の他の目的は、非常に大きなメモリを必要としな
い改良テスト・システムを与えることにある。
い改良テスト・システムを与えることにある。
本発明のさらに他の目的は、テスト・パターン発生器を
必要としない改良テスト装置を与えることにある。
必要としない改良テスト装置を与えることにある。
本発明のさらに他の目的は、巡回決定論理装置を必要と
しない改良テスト装置を与えることにある。
しない改良テスト装置を与えることにある。
本発明のさらに他の目的は、メモリ容量が比較的小さく
、シかも全体のスループットを減少しない改良テスト・
システムを与えることにある。
、シかも全体のスループットを減少しない改良テスト・
システムを与えることにある。
Ｄ０間頂点を解決するための手段
本発明はテスト・サイクル間隔のシーケンスを制御する
ためのテスト・サイクル・クロック、及び被テスト装置
の夫々の端子を複数（Ｎ個）のドライバ／センサ対の夫
々の１つに作動的に接続するテスト装置インターフェイ
スを含み、各ドライバ／センサがディジタル制御出力を
有するような、プログラム内蔵論理テスト装置に適用さ
れる。この階層テスト・シーケンサは複数（Ｍ個）のク
ラスタ・ワードを記憶するための、アドレス入力、複数
（Ｎ個）の制御ビット出力及びカウント値出力を有する
変更制御メモリを含む。Ｍ個のクラスタ・ワードの各々
（ｊで示す）のワードは複数（Ｎ個）の変更制御ビット
ｂ（ｉ％ ｊ）及びカウント値Ｃ（ｊ）を含んでいる（
ここでｉは１乃至Ｎの整数、ｊは１乃至Ｎの整数である
）。
ためのテスト・サイクル・クロック、及び被テスト装置
の夫々の端子を複数（Ｎ個）のドライバ／センサ対の夫
々の１つに作動的に接続するテスト装置インターフェイ
スを含み、各ドライバ／センサがディジタル制御出力を
有するような、プログラム内蔵論理テスト装置に適用さ
れる。この階層テスト・シーケンサは複数（Ｍ個）のク
ラスタ・ワードを記憶するための、アドレス入力、複数
（Ｎ個）の制御ビット出力及びカウント値出力を有する
変更制御メモリを含む。Ｍ個のクラスタ・ワードの各々
（ｊで示す）のワードは複数（Ｎ個）の変更制御ビット
ｂ（ｉ％ ｊ）及びカウント値Ｃ（ｊ）を含んでいる（
ここでｉは１乃至Ｎの整数、ｊは１乃至Ｎの整数である
）。
階層テスト・シーケンサは又カウント値出力に応答して
クラスタのワードをアクセスするべく変更制御メモリの
アドレス入力を同期して変更するための、カウント値出
力値に接続した第１の入力。
クラスタのワードをアクセスするべく変更制御メモリの
アドレス入力を同期して変更するための、カウント値出
力値に接続した第１の入力。
テスト・サイクル・クロックに接続した第２の入力を有
する第１のアドレス発生装置を含む。
する第１のアドレス発生装置を含む。
階層テスト・シーケンサは又複数（Ｎ個）のピン・アド
レス・メモリを含む。このメモリの各々（ｉ）はＮ個の
変更制御ビット出力の夫々第１番目のビットに対応し、
各々アドレス入力及びデータ出力を有し、Ｎ個のピン・
アドレス・メモリの第ｉ番目のメモリに第２の複数の命
令アドレス値を記憶する様になっている。この第２の複
数の命令アドレスの数は１からＭ迄のすべてのｊの値に
対して、カウント値Ｃ（ｊ）に変更制御ピットｂ（ｉ、
ｊ）を掛けた積の和である。
レス・メモリを含む。このメモリの各々（ｉ）はＮ個の
変更制御ビット出力の夫々第１番目のビットに対応し、
各々アドレス入力及びデータ出力を有し、Ｎ個のピン・
アドレス・メモリの第ｉ番目のメモリに第２の複数の命
令アドレス値を記憶する様になっている。この第２の複
数の命令アドレスの数は１からＭ迄のすべてのｊの値に
対して、カウント値Ｃ（ｊ）に変更制御ピットｂ（ｉ、
ｊ）を掛けた積の和である。
階層テスト・シーケンサは又複数（Ｎ個の）の第２のア
ドレス発生装置を含み、各発生装置（ｉ）はＮ個の制御
ビット出力の対応する第ｉ番目の出力に接続した入力及
びテスト・サイクル・クロック 。
ドレス発生装置を含み、各発生装置（ｉ）はＮ個の制御
ビット出力の対応する第ｉ番目の出力に接続した入力及
びテスト・サイクル・クロック 。
に接続した入力並びにＮ個のピン・アドレス・メモリの
夫々の第ｉ番目のアドレス入力に接続した出力を有し、
変更制御メモリの第ｉ番目のピットｂＮｂｊ）出力の最
初の２進値に応答して夫々の第ｉ番目のアドレス・メモ
リへのアドレス入力を変更する。
夫々の第ｉ番目のアドレス入力に接続した出力を有し、
変更制御メモリの第ｉ番目のピットｂＮｂｊ）出力の最
初の２進値に応答して夫々の第ｉ番目のアドレス・メモ
リへのアドレス入力を変更する。
階層テスト・シーケンサは又複数（Ｎ個）のピン制御メ
モリを含む。この各メモリはＮ個のピンアドレスの夫々
の１つ（ｉ）の出力に続したアドレス入力、及びデコー
ダ（ｉ）に接続されたデータ出力を有し、そのデコーダ
の出力はＮ個のドライバ／センサ対の対応する第１番の
対のディジタル制御に接続されている。ピン制御メモリ
が命令アドレス値によってアクセス可能な複数のピン機
能命令を記憶するのに使用される。各命令はテスト・サ
イクル間隔の１つの間隔中に夫々のドライバ／センサ対
のテスト機能を制御する。この様にして、複雑な論理回
路のための改良されたテスト装置が与えられる。
モリを含む。この各メモリはＮ個のピンアドレスの夫々
の１つ（ｉ）の出力に続したアドレス入力、及びデコー
ダ（ｉ）に接続されたデータ出力を有し、そのデコーダ
の出力はＮ個のドライバ／センサ対の対応する第１番の
対のディジタル制御に接続されている。ピン制御メモリ
が命令アドレス値によってアクセス可能な複数のピン機
能命令を記憶するのに使用される。各命令はテスト・サ
イクル間隔の１つの間隔中に夫々のドライバ／センサ対
のテスト機能を制御する。この様にして、複雑な論理回
路のための改良されたテスト装置が与えられる。
Ｅ、実施例
第１図は第１Ａ図及び第１Ｂ図の組合せ方法を示す。第
１図（以下組合した第１Ａ図、第１Ｂ図の事をさす）は
大容量メモリ３２に接続され、パス３３によって変更制
御メモリ３２に接続された主プロセツサ３０を含むプロ
グラム内蔵の複雑な論理回路テスト装置を示す。パス６
３は又ピン・アドレス・メモリ４２（１）乃至４２ （
Ｎ）及びピン制御メモ’Ｊ ４４ （１）乃至４４ （
Ｎ）に接続されている。
１図（以下組合した第１Ａ図、第１Ｂ図の事をさす）は
大容量メモリ３２に接続され、パス３３によって変更制
御メモリ３２に接続された主プロセツサ３０を含むプロ
グラム内蔵の複雑な論理回路テスト装置を示す。パス６
３は又ピン・アドレス・メモリ４２（１）乃至４２ （
Ｎ）及びピン制御メモ’Ｊ ４４ （１）乃至４４ （
Ｎ）に接続されている。
第」図のシステムはさらにテスト・サイクル間隔のシー
ケンスを制御し、主プロセツサ３ｏに、そして線３５を
介してアドレス発生装置３８及びアドレス発生装置４０
（１）乃至４ｏ（Ｎ）に接続される出力を有するテスト
・サイクル・クロック３４を含。
ケンスを制御し、主プロセツサ３ｏに、そして線３５を
介してアドレス発生装置３８及びアドレス発生装置４０
（１）乃至４ｏ（Ｎ）に接続される出力を有するテスト
・サイクル・クロック３４を含。
第１図のシステムはさら忙概略的に破線３１によって示
したテスト装置インターフェイスを含む。
したテスト装置インターフェイスを含む。
このインターフェイスは被テスト装置２ｏの端子ピン１
乃至ピンＮを複数（Ｎ個）のドライバ／センサ対４６（
１）乃至４６ （Ｎ）の夫々の１つに作動的に接続する
複数（Ｎ個）の接点を有する。各ドライバ／センサ対は
ディジタル制御入力及びテストの結果を線３７を介して
主プロセツサ３０に転送する出力を有するデコーダを含
んでいる。
乃至ピンＮを複数（Ｎ個）のドライバ／センサ対４６（
１）乃至４６ （Ｎ）の夫々の１つに作動的に接続する
複数（Ｎ個）の接点を有する。各ドライバ／センサ対は
ディジタル制御入力及びテストの結果を線３７を介して
主プロセツサ３０に転送する出力を有するデコーダを含
んでいる。
階層テスト・シーケンサはさらにアドレス発生装置３日
に接続したアドレス人力４１並びに複数（Ｎ個）の制御
ビット出力３９（１）乃至３９ （Ｎ）及びカウント値
出力４３を有する変更制御メモリ３６を含んでいる。変
更制御メモリ３６は複数（Ｍ個）のクラスタ・ワードＷ
（１）乃至Ｗ （Ｍ）を記憶する。Ｍ個のクラスタ・ワ
ードの第ｉ番目のクラスタ・ワードは複数（Ｎ個）の変
更制御ビットｆ（１％ ｊ）及びカウント値Ｃ（ｊ）を
含む。ここでｉは１からＮ迄の整数及びｊは１からＭ迄
の整数である。第１図の階層テスト・シーケンサはさら
に変更制御メモリ３６のカウント値出力４３に接続した
入力及びテスト・サイクル・クロック３４に接続した第
２の入力３５を有する第１のアドレス発生装置３８を含
む。第１のアドレス発生装置３８の機能は線４３上の出
力であるカウント値Ｃ（ｊ）に応答して変更制御メモリ
３６のアドレス人力４１に印加されるアドレスを同期的
に変更して、変更制御メモリ３６中に記憶したクラスタ
・ワードＷ（ｊ）をアクセスする事である。アドレス発
生装置６８はカウント値Ｃ（ｊ）の値だけ同じクラスタ
・ワードＷ （ｊ）を繰返しアクセスする。さらにアド
レス発生装置３８は番号が連続するクラスタ・ワードも
しくは連続しないクラスタ・ワードである異なるクラス
タ・ワードＷ［有］）をアクセス出来る。第１図の階層
テスト・シーケンサは各々Ｎ個の変更制御ビット出力３
９（１）乃至３９ （Ｎ）の夫々の１つに対応する複数
（Ｎ個）のピン・アドレス・メ゛モリ４２（１）乃至４
２ （Ｎ）を含む。各ピン・アドレス・メモリはアドレ
ス入力及びデータ出力を有し、さらにピン・アドレス・
メモリはパス３３に接続されていて、該ピン・アドレス
・メモリ中に記憶した内容を変更出来る様になっている
。各ピン・アドレス・メモリは第２の複数の命令アドレ
ス値を記憶している。例えば、Ｎ個のピン・アドレス・
メモ！Ｊ ４２ （１）乃至４２（Ｎ）の第１番目のメ
モリは第２の複数の命令のアドレス値を含んでいる。こ
の第２の複数のアドレスの数は第１番目のピン・アドレ
ス・メモリに関しては、１からＭ迄のすべてのｊの値に
ついてＣ（ｊ）に変更制御ビットｂ（ｉｌｊ）の値を掛
けた積の和である。
に接続したアドレス人力４１並びに複数（Ｎ個）の制御
ビット出力３９（１）乃至３９ （Ｎ）及びカウント値
出力４３を有する変更制御メモリ３６を含んでいる。変
更制御メモリ３６は複数（Ｍ個）のクラスタ・ワードＷ
（１）乃至Ｗ （Ｍ）を記憶する。Ｍ個のクラスタ・ワ
ードの第ｉ番目のクラスタ・ワードは複数（Ｎ個）の変
更制御ビットｆ（１％ ｊ）及びカウント値Ｃ（ｊ）を
含む。ここでｉは１からＮ迄の整数及びｊは１からＭ迄
の整数である。第１図の階層テスト・シーケンサはさら
に変更制御メモリ３６のカウント値出力４３に接続した
入力及びテスト・サイクル・クロック３４に接続した第
２の入力３５を有する第１のアドレス発生装置３８を含
む。第１のアドレス発生装置３８の機能は線４３上の出
力であるカウント値Ｃ（ｊ）に応答して変更制御メモリ
３６のアドレス人力４１に印加されるアドレスを同期的
に変更して、変更制御メモリ３６中に記憶したクラスタ
・ワードＷ（ｊ）をアクセスする事である。アドレス発
生装置６８はカウント値Ｃ（ｊ）の値だけ同じクラスタ
・ワードＷ （ｊ）を繰返しアクセスする。さらにアド
レス発生装置３８は番号が連続するクラスタ・ワードも
しくは連続しないクラスタ・ワードである異なるクラス
タ・ワードＷ［有］）をアクセス出来る。第１図の階層
テスト・シーケンサは各々Ｎ個の変更制御ビット出力３
９（１）乃至３９ （Ｎ）の夫々の１つに対応する複数
（Ｎ個）のピン・アドレス・メ゛モリ４２（１）乃至４
２ （Ｎ）を含む。各ピン・アドレス・メモリはアドレ
ス入力及びデータ出力を有し、さらにピン・アドレス・
メモリはパス３３に接続されていて、該ピン・アドレス
・メモリ中に記憶した内容を変更出来る様になっている
。各ピン・アドレス・メモリは第２の複数の命令アドレ
ス値を記憶している。例えば、Ｎ個のピン・アドレス・
メモ！Ｊ ４２ （１）乃至４２（Ｎ）の第１番目のメ
モリは第２の複数の命令のアドレス値を含んでいる。こ
の第２の複数のアドレスの数は第１番目のピン・アドレ
ス・メモリに関しては、１からＭ迄のすべてのｊの値に
ついてＣ（ｊ）に変更制御ビットｂ（ｉｌｊ）の値を掛
けた積の和である。
第１図の階層テスト・シーケンサはさらに複数（Ｎ個）
の第２のアドレス発生装置、４０（１）乃至４０（Ｎ）
を含んでいる。第２のアドレス発生装置の各々（ｉ）は
Ｎ個の制御ビット出力３９（１）乃至３９（Ｎ）の夫々
の第１番目の出力に接続した入力及びテスト・サイクル
・クロック３４に接続した入力３５を有する。さらに第
２のアドレス発生装置４０（１）及び４０（Ｎ）の各々
（ｉ）はＮ個のピン・アドレス・メモ！Ｊ ４２ （１
）乃至４２ （Ｎ）の第１番目のメモリに接続した出力
を有する第２のアドレス発生装置４０（１）乃至４０
（Ｎ）の機能は変更制御メモリ３６の第１番目の変更制
御ビットｂ（ｉ％ ｊ）出力の最初の２進「１」に応答
して夫々第１番目のピン・アドレス・メモリ４２０）の
アドレス入力を変更する事にある。
の第２のアドレス発生装置、４０（１）乃至４０（Ｎ）
を含んでいる。第２のアドレス発生装置の各々（ｉ）は
Ｎ個の制御ビット出力３９（１）乃至３９（Ｎ）の夫々
の第１番目の出力に接続した入力及びテスト・サイクル
・クロック３４に接続した入力３５を有する。さらに第
２のアドレス発生装置４０（１）及び４０（Ｎ）の各々
（ｉ）はＮ個のピン・アドレス・メモ！Ｊ ４２ （１
）乃至４２ （Ｎ）の第１番目のメモリに接続した出力
を有する第２のアドレス発生装置４０（１）乃至４０
（Ｎ）の機能は変更制御メモリ３６の第１番目の変更制
御ビットｂ（ｉ％ ｊ）出力の最初の２進「１」に応答
して夫々第１番目のピン・アドレス・メモリ４２０）の
アドレス入力を変更する事にある。
第１図の階層テスト・シーケンサはさらに複数（Ｎ個）
のピン制御メモリ４４（１）乃至４４ （Ｎ）を含んで
いる。各ピン制御メモＩＪ ｉはＮ個のピン・アドレス
・メモリ４２（１）乃至４２ （Ｎ）の第１番目のメモ
リの出力に接続したアドレス・入力を有する。各ピン制
御メモ１バｉ）はＮ個のドライバ／センチ対４６（１）
乃至４６ （Ｎ）の第１番目に対応するーデコーダの入
力に接続したデータ出力を有する。ピン制御メモリの機
能は対応するピン・アドレス・メモ’Ｊ ４２ （１）
乃至４２ （Ｎ）中の命令アドレス値によってアクセス
する複数のピン機能命令を記憶する事である。ピン制御
メモリ中の各命令はテスト・サイクル・クロック３４に
よって発生したテスト・サイクル間隔の１つの間隔中に
夫々のドライバ／センサ４６（１”ｌ乃至４６（Ｎ）の
テスト機能を制御する事である。ピン制御メモリからの
命令はドライバ／センサ対４６（１）乃至４６ （Ｎ）
のデコーダによって解読される。
のピン制御メモリ４４（１）乃至４４ （Ｎ）を含んで
いる。各ピン制御メモＩＪ ｉはＮ個のピン・アドレス
・メモリ４２（１）乃至４２ （Ｎ）の第１番目のメモ
リの出力に接続したアドレス・入力を有する。各ピン制
御メモ１バｉ）はＮ個のドライバ／センチ対４６（１）
乃至４６ （Ｎ）の第１番目に対応するーデコーダの入
力に接続したデータ出力を有する。ピン制御メモリの機
能は対応するピン・アドレス・メモ’Ｊ ４２ （１）
乃至４２ （Ｎ）中の命令アドレス値によってアクセス
する複数のピン機能命令を記憶する事である。ピン制御
メモリ中の各命令はテスト・サイクル・クロック３４に
よって発生したテスト・サイクル間隔の１つの間隔中に
夫々のドライバ／センサ４６（１”ｌ乃至４６（Ｎ）の
テスト機能を制御する事である。ピン制御メモリからの
命令はドライバ／センサ対４６（１）乃至４６ （Ｎ）
のデコーダによって解読される。
次に第３図を参照すると、各々のピン制御メモ’） ４
４ （ｉ）は１６個迄の重複しないテスト機能を与える
のに十分な容量を有する事が明らかである。
４ （ｉ）は１６個迄の重複しないテスト機能を与える
のに十分な容量を有する事が明らかである。
この数は必ずしも構造上の設計限界ではないが、多くの
製品の設計にとって十分な数のテスト機能を与える事が
わかっている。１６個の機能の中にはピンに論理１、論
理０、正のパルス、負のパルスを与える、２進１．２進
０及び電圧パルスを期待する、再トリガする等が含まれ
る。
製品の設計にとって十分な数のテスト機能を与える事が
わかっている。１６個の機能の中にはピンに論理１、論
理０、正のパルス、負のパルスを与える、２進１．２進
０及び電圧パルスを期待する、再トリガする等が含まれ
る。
さらに本発明に従い、各ピン制御メモリ４４（ｉ）はコ
ンフイギュレータ（構成装置）５０（ｉ）を介して、対
応するピン・アドレス・メモリ４２（ｉ）によってアド
レスされる。コンフィギュレータ５０ （＋）はピン制
御メモ！ｊ ４４ （ｉ）をアドレスするのに使用され
る１乃至４ビツトを選択する様にプログラムされている
。特定のピン及び部品番号のために使用される機能はピ
ン制御メモリの下位のアドレス中に記憶される。従って
、装置２０の成るピンが唯２つのテスト機能を必要とす
る場合には、このピンをテストするのには各テスト・ベ
クトルに対して唯１つのアドレス・ビットを使用すれば
よい。
ンフイギュレータ（構成装置）５０（ｉ）を介して、対
応するピン・アドレス・メモリ４２（ｉ）によってアド
レスされる。コンフィギュレータ５０ （＋）はピン制
御メモ！ｊ ４４ （ｉ）をアドレスするのに使用され
る１乃至４ビツトを選択する様にプログラムされている
。特定のピン及び部品番号のために使用される機能はピ
ン制御メモリの下位のアドレス中に記憶される。従って
、装置２０の成るピンが唯２つのテスト機能を必要とす
る場合には、このピンをテストするのには各テスト・ベ
クトルに対して唯１つのアドレス・ビットを使用すれば
よい。
ピン・アドレス・メモリ・メモリ・アドレス・レジスタ
５２（ｉ）は変更カウンタ５４（ｉ）によって順次変更
され、変更カウンタ５４（ｉ）は変更制御メモリ３６か
らの信号に基づいてインクレメントされる。
５２（ｉ）は変更カウンタ５４（ｉ）によって順次変更
され、変更カウンタ５４（ｉ）は変更制御メモリ３６か
らの信号に基づいてインクレメントされる。
被テスト装置の特定のピンのだめのベクトルの特定の変
更制御ビットに記憶した２進１が変更カウンタ（ｉ）の
ための信号を与える。変更制御メモリ３６はテスト装置
の設計を満足するサイズのものである。変更制御メモリ
３６中にはＸ線４３を介してアドレス発生装置３８Ｆｃ
与えられるカウント値出力の大きさに応答して特定の変
更ベクトルを任意の回数繰返させるためのカウント値フ
ィールドを含んでいる。例えば、装置２０の代表的なレ
ベル感知走査設計テストを行うためには１２０ビット幅
×１０°０ベクトル深さく即ち１２０００２進ビツト）
のメモリを必要とする。ピン・アドレス・メモリ４２（
ｉ）は（従来の略３００００００ビツトに対して）被テ
スト装置の各ピンに対して略゛７５００ビット、総数９
１２００ビツトを含めばよい。ピンのデータを解読する
には実時間アルゴリズムを必要としないので、ピン・ア
ドレス・メモ’） ４２ （＋）は低速、低コスト、高
密度の介在メモリ部品で構成出来る。
更制御ビットに記憶した２進１が変更カウンタ（ｉ）の
ための信号を与える。変更制御メモリ３６はテスト装置
の設計を満足するサイズのものである。変更制御メモリ
３６中にはＸ線４３を介してアドレス発生装置３８Ｆｃ
与えられるカウント値出力の大きさに応答して特定の変
更ベクトルを任意の回数繰返させるためのカウント値フ
ィールドを含んでいる。例えば、装置２０の代表的なレ
ベル感知走査設計テストを行うためには１２０ビット幅
×１０°０ベクトル深さく即ち１２０００２進ビツト）
のメモリを必要とする。ピン・アドレス・メモリ４２（
ｉ）は（従来の略３００００００ビツトに対して）被テ
スト装置の各ピンに対して略゛７５００ビット、総数９
１２００ビツトを含めばよい。ピンのデータを解読する
には実時間アルゴリズムを必要としないので、ピン・ア
ドレス・メモ’） ４２ （＋）は低速、低コスト、高
密度の介在メモリ部品で構成出来る。
本発明の追加の特徴はシステムのデバッグニ必要で又ク
ラスタ・ワードの繰返し使用も可能とする一組のテスト
・ベクトルをループさせる能力である。この能力はルー
プ・メモ’Ｊ５６（＋）及びループ開始レジスタ５８（
ｉ）を与える事によって与えられる。ループ・メモリ５
６ｍはピン・アドレス・メモ’Ｊ４２（＋）のループの
最初のｎ個のベクトルを置換え、他方ループ開始レジス
タ５８（ｉ）はループ・メモリ５６（ｉ）中の終りアド
レスに一致するピン・アドレス・メモリ５６（ｉ）のア
ドレスかラテータを読取る。ループは変更制御メモリ３
６のカウント・フィールド中のベクトルの数だけ実行し
て、変更ループ・レジスタ中に含まれたアドレスから出
発して主プロセツサ１０もしくはカウント二〇によって
中断される迄続けられる。一致モード及びこの分野で周
知の任意の他のモードの様な追加の機能もこの構造によ
って具体化出来る。
ラスタ・ワードの繰返し使用も可能とする一組のテスト
・ベクトルをループさせる能力である。この能力はルー
プ・メモ’Ｊ５６（＋）及びループ開始レジスタ５８（
ｉ）を与える事によって与えられる。ループ・メモリ５
６ｍはピン・アドレス・メモ’Ｊ４２（＋）のループの
最初のｎ個のベクトルを置換え、他方ループ開始レジス
タ５８（ｉ）はループ・メモリ５６（ｉ）中の終りアド
レスに一致するピン・アドレス・メモリ５６（ｉ）のア
ドレスかラテータを読取る。ループは変更制御メモリ３
６のカウント・フィールド中のベクトルの数だけ実行し
て、変更ループ・レジスタ中に含まれたアドレスから出
発して主プロセツサ１０もしくはカウント二〇によって
中断される迄続けられる。一致モード及びこの分野で周
知の任意の他のモードの様な追加の機能もこの構造によ
って具体化出来る。
本発明の動作は第４図を参照してより完全に理解出来よ
う。第４図は簡単な４端子レベル感知走査設計型（ＬＳ
ＳＤ）の装置２０を示している。
う。第４図は簡単な４端子レベル感知走査設計型（ＬＳ
ＳＤ）の装置２０を示している。
レベル感知走査設計型のテストについては例えば米国特
許第３７８３２５４号及び米国特許第３７６１６９５号
に説明がある。第４図で、５個のクラスタ・ワードＷ（
１）乃至Ｗ（５）が変更制御メモリ６６中に示されてい
る。被テスト装置は４つのピンＰＯ１ＰＩ、ＳＩ及びＳ
Ｏを有するものとする。
許第３７８３２５４号及び米国特許第３７６１６９５号
に説明がある。第４図で、５個のクラスタ・ワードＷ（
１）乃至Ｗ（５）が変更制御メモリ６６中に示されてい
る。被テスト装置は４つのピンＰＯ１ＰＩ、ＳＩ及びＳ
Ｏを有するものとする。
ピンＰＯは被テスト装置２０の主出力であり、例えば３
つの状態の認識だけが必要とされているものとする。第
１の状態は“期待０″、第２は゛″期待１″及び第３は
未知の状態を表わす″期待Ｘ”である。ＰＩピンは被テ
スト装置への主入力ピンであり、２つの状態への強制が
必要とされているものである。第１の状態は“強制０”
、第２は“強制御”である。ＳＩピンはレベル感知走査
設計（ＬＳＳＤ）シフト入力ピンであシ、２つの状態の
強制が必要とされている。第１の状態は強制Ｏであシ、
第２の状態は強制御である。ＳＯピンはＬＳＳＤＳＳ上
出力ピンであシ、２つの状態の認識が要求されている。
つの状態の認識だけが必要とされているものとする。第
１の状態は“期待０″、第２は゛″期待１″及び第３は
未知の状態を表わす″期待Ｘ”である。ＰＩピンは被テ
スト装置への主入力ピンであり、２つの状態への強制が
必要とされているものである。第１の状態は“強制０”
、第２は“強制御”である。ＳＩピンはレベル感知走査
設計（ＬＳＳＤ）シフト入力ピンであシ、２つの状態の
強制が必要とされている。第１の状態は強制Ｏであシ、
第２の状態は強制御である。ＳＯピンはＬＳＳＤＳＳ上
出力ピンであシ、２つの状態の認識が要求されている。
第１の状態は期待０、第２は期待１である。
動作について説明すると、変更制御メモリ３６中のクラ
スタ・ワードＷ（１）によって対応するピン・アドレス
・メモリ４２（ＰＩ）及び４２ （ＰＯ）は各々２サイ
クルを読取り、ピン制御メモリ４４（ｐｏ）はピン電子
装置のＰＯピンに命令「期待Ｘ」、続いて「期待０」を
与え、ピン・アドレス・メモリ４２（ＰＩ）はピン制御
メモリ４４（ＰＩ）からＰＩピンに命令「強制御」続い
て「強制御」を出力する。同じ２つのテスト・サイクル
中に、ピン・アドレス・メモリ４２（ＳＩ）及び４２（
Ｓｏ）はインクレメントされず、従ってピン制御メモＩ
Ｊ ４４ （Ｓ Ｉ ）はピン電子装置のＳＩピンに命
令「強制御」続いて「強制御」を出力し、ピン制御メモ
リ４４（Ｓｏ）はＳＯピンに命令「期待０」続いて「期
待０」を出力する。
スタ・ワードＷ（１）によって対応するピン・アドレス
・メモリ４２（ＰＩ）及び４２ （ＰＯ）は各々２サイ
クルを読取り、ピン制御メモリ４４（ｐｏ）はピン電子
装置のＰＯピンに命令「期待Ｘ」、続いて「期待０」を
与え、ピン・アドレス・メモリ４２（ＰＩ）はピン制御
メモリ４４（ＰＩ）からＰＩピンに命令「強制御」続い
て「強制御」を出力する。同じ２つのテスト・サイクル
中に、ピン・アドレス・メモリ４２（ＳＩ）及び４２（
Ｓｏ）はインクレメントされず、従ってピン制御メモＩ
Ｊ ４４ （Ｓ Ｉ ）はピン電子装置のＳＩピンに命
令「強制御」続いて「強制御」を出力し、ピン制御メモ
リ４４（Ｓｏ）はＳＯピンに命令「期待０」続いて「期
待０」を出力する。
第１のクラスタ・ワードＷ（１）はその中のカウント値
によって指示されている様に２サイクル分有効である。
によって指示されている様に２サイクル分有効である。
最初の２サイクル後、カウント値は０になシ、従ってア
ドレス発生装置３Ｂは第２のクラスタ・ワードＷ（２）
のアドレッシングを生ずる。
ドレス発生装置３Ｂは第２のクラスタ・ワードＷ（２）
のアドレッシングを生ずる。
第２のクラスタ・ワードＷ（２）からピン・アドレス・
メモリ４２（ＰＯ）、４２（ＳＩ）及び４２（Ｓｏ）は
各々１だけインクレメントされる事が明らかである。そ
れはピンＰＯ１ＳＩ、Ｓｏに対応する変更制御ピットの
２進値が１だからであるうしかしながら第２のクラスタ
・ワード（２）はピンＰＩに対応する変更制御ピットが
０であるから、ピン・アドレス・メモリ４２（ＰＩ）は
第６のテスト・サイクルではインクレメントされない。
メモリ４２（ＰＯ）、４２（ＳＩ）及び４２（Ｓｏ）は
各々１だけインクレメントされる事が明らかである。そ
れはピンＰＯ１ＳＩ、Ｓｏに対応する変更制御ピットの
２進値が１だからであるうしかしながら第２のクラスタ
・ワード（２）はピンＰＩに対応する変更制御ピットが
０であるから、ピン・アドレス・メモリ４２（ＰＩ）は
第６のテスト・サイクルではインクレメントされない。
第２のクラスタ・ワードのカウント値は１であるから、
クラスタ・ワードは単一テスト・サイクル、即ち第３の
テスト・サイクルだけ有効である。第３のテスト・サイ
クルが完了すると、アドレス発生装置３Ｂは第３のクラ
スタ・ワードＷ（３）をアクセスする。
クラスタ・ワードは単一テスト・サイクル、即ち第３の
テスト・サイクルだけ有効である。第３のテスト・サイ
クルが完了すると、アドレス発生装置３Ｂは第３のクラ
スタ・ワードＷ（３）をアクセスする。
第４図のクラスタ・ワードＷ（３）から明らかな様に、
ピン・アドレス・メモリ４２（ＳＩ）及び４２（Ｓｏ）
は各々相継いで２サイクル分インクレメントされ、他方
ピン・アドレス・メモリ４２（ｐｏ）及び４２（ＰＩ）
はその２サイクルの間即ち第４及び第５サイクルではイ
ンクレメントされない。第３のクラスタ・ワードＷ（３
）のカウント値は２であるから、この例のシーケンスの
第５テスト・サイクルの完了後は、アドレス発生装置３
８は第４のクラスタ・ワードＷ（４）のＳＩピン及びＳ
Ｏピンに対応する変更制御ビットは２進０であり、ｐｏ
ピン及びＰＩに対応する変更制御ビットは２進１である
。第４のクラスタ・ワードＷ（４）のカウント値は２で
あるから、第４のクラスタ・ワード（４）は続く２テス
ト・サイクルの間、即ち第６及び第７のテスト・サイク
ルの間有効である。この例の第６及び第７のテスト・サ
イクル中、ピン・アドレス・メモリ４２（ＰＯ）は２回
インクレメントされ、ピン・アドレス・メモリ４２（Ｓ
Ｉ）及び４２（Ｓｏ）はインクレメントされない。
ピン・アドレス・メモリ４２（ＳＩ）及び４２（Ｓｏ）
は各々相継いで２サイクル分インクレメントされ、他方
ピン・アドレス・メモリ４２（ｐｏ）及び４２（ＰＩ）
はその２サイクルの間即ち第４及び第５サイクルではイ
ンクレメントされない。第３のクラスタ・ワードＷ（３
）のカウント値は２であるから、この例のシーケンスの
第５テスト・サイクルの完了後は、アドレス発生装置３
８は第４のクラスタ・ワードＷ（４）のＳＩピン及びＳ
Ｏピンに対応する変更制御ビットは２進０であり、ｐｏ
ピン及びＰＩに対応する変更制御ビットは２進１である
。第４のクラスタ・ワードＷ（４）のカウント値は２で
あるから、第４のクラスタ・ワード（４）は続く２テス
ト・サイクルの間、即ち第６及び第７のテスト・サイク
ルの間有効である。この例の第６及び第７のテスト・サ
イクル中、ピン・アドレス・メモリ４２（ＰＯ）は２回
インクレメントされ、ピン・アドレス・メモリ４２（Ｓ
Ｉ）及び４２（Ｓｏ）はインクレメントされない。
第７のテスト・サイクル後、アドレス発生装置３８は第
５のクラスタ・ワードＷ（５）をアクセスする。第５の
クラスタ・ワードＷ（５）のカウント値は３であるから
、これ等のクラスタ・ワードは３つの速読テスト・サイ
クルの間、即ち第８、第９及び第１０のテスト・サイク
ルの間有効である。これ等の３つのテスト・サイクル中
はＰＯピン、ＳＩピン及びＳＯピンに対応する変更制御
ビットは２進１に等しいから、ピン・アドレス・メモリ
４２（ＰＯ）、４２ （Ｓ ｒ ）及び４２（Ｓｏ）は
各々６回インクレメントされ、他方、ＰＩピンに対応す
る変更制御ビットの２進値は２進０であるから、ピン・
アドレス・メモリ４２（ＰＩ）はこれ等の３テスト・サ
イクル中はインクレメントされない。
５のクラスタ・ワードＷ（５）をアクセスする。第５の
クラスタ・ワードＷ（５）のカウント値は３であるから
、これ等のクラスタ・ワードは３つの速読テスト・サイ
クルの間、即ち第８、第９及び第１０のテスト・サイク
ルの間有効である。これ等の３つのテスト・サイクル中
はＰＯピン、ＳＩピン及びＳＯピンに対応する変更制御
ビットは２進１に等しいから、ピン・アドレス・メモリ
４２（ＰＯ）、４２ （Ｓ ｒ ）及び４２（Ｓｏ）は
各々６回インクレメントされ、他方、ＰＩピンに対応す
る変更制御ビットの２進値は２進０であるから、ピン・
アドレス・メモリ４２（ＰＩ）はこれ等の３テスト・サ
イクル中はインクレメントされない。
上述の様に、ピン・アドレス・メモリに記憶されている
各命令のアドレスは対応するピンに対して遂行されるテ
スト機能の数を完全にアドレスするのに必要なだけの２
進ビツトを含んでいる。例えば第４図の例のＰＯピンは
３つのテスト機能の遂行を必要とするので、ピン・アド
レス・メモリ４２（ＰＯ）中に記憶した各アドレスは２
ビツトを含む。これ等の２ビツトはピン制御メモリ４４
（ｐｏ）中に示した４つ迄の機能をアクセス出来る。こ
れに対して、ＰＩピンに対して遂行されるテスト機能は
わずか２つであるから、ピン・アドレス・メモリ４２
（ＰＩ ）中に記憶する各アドレスは長さが１ビツトで
よく、これによって第１のテスト機能もしくは第２のテ
スト機能を完全忙アドレス出来る。従って特定のピンを
テストする過程中に遂行されるべき複数（Ｆ個）の機能
があってＦの大きさが２に以下の時は、ピン・アドレス
・メモリ中に記憶される各アドレスはにビット以上を必
要としない。
各命令のアドレスは対応するピンに対して遂行されるテ
スト機能の数を完全にアドレスするのに必要なだけの２
進ビツトを含んでいる。例えば第４図の例のＰＯピンは
３つのテスト機能の遂行を必要とするので、ピン・アド
レス・メモリ４２（ＰＯ）中に記憶した各アドレスは２
ビツトを含む。これ等の２ビツトはピン制御メモリ４４
（ｐｏ）中に示した４つ迄の機能をアクセス出来る。こ
れに対して、ＰＩピンに対して遂行されるテスト機能は
わずか２つであるから、ピン・アドレス・メモリ４２
（ＰＩ ）中に記憶する各アドレスは長さが１ビツトで
よく、これによって第１のテスト機能もしくは第２のテ
スト機能を完全忙アドレス出来る。従って特定のピンを
テストする過程中に遂行されるべき複数（Ｆ個）の機能
があってＦの大きさが２に以下の時は、ピン・アドレス
・メモリ中に記憶される各アドレスはにビット以上を必
要としない。
第４図に示した例から明らかな様に、変更制御メモリ３
６中に記憶した５個のクラスタ・ワードは従来のテスト
装置に使用した１０個のテスト・ベクトルに相当するテ
スト機能を与える事が出来る。
６中に記憶した５個のクラスタ・ワードは従来のテスト
装置に使用した１０個のテスト・ベクトルに相当するテ
スト機能を与える事が出来る。
Ｆ０発明の効果
以上のように、本発明の階層テスト構造体は高速度テス
トを可能にする。それは階層メモリ中に含まれるデータ
だけを変更すればよいからである。
トを可能にする。それは階層メモリ中に含まれるデータ
だけを変更すればよいからである。
又本発明のテスト装置は従来技術によるよシも小さなメ
モリでテストのスループットを改善する。
モリでテストのスループットを改善する。
第１図は第１Ａ図及び第１Ｂ図の組合せを示した図であ
り、第１Ａ図及び第１Ｂ図は第１図の様に組合した時に
本発明の階層テスト装置構造体を示すシステム・ブロッ
ク図である。第２図は従来のテスト構造体のブロック図
である。第３図は本発明の階層テスト装置のよシ詳細な
論理ブロック図である。第４図は本発明の動作を示すデ
ータの流れ図である。 ２０・・・・テストされるべき装置、３０・・・・主プ
ロセツサ、３２・・・・大容量メモ１ハ ３４・・・・
テスト・サイクル・クロック、３６・・・・変更制御メ
モリ、３８・・・・アドレス発生装置、４０・・・・第
２のアドレス発生装置、４２・・・・ピン・アドレス・
メモ１ハ ４４・・・・ピン制御メモリ、４６・・・・
ドライバ／センサ対。
り、第１Ａ図及び第１Ｂ図は第１図の様に組合した時に
本発明の階層テスト装置構造体を示すシステム・ブロッ
ク図である。第２図は従来のテスト構造体のブロック図
である。第３図は本発明の階層テスト装置のよシ詳細な
論理ブロック図である。第４図は本発明の動作を示すデ
ータの流れ図である。 ２０・・・・テストされるべき装置、３０・・・・主プ
ロセツサ、３２・・・・大容量メモ１ハ ３４・・・・
テスト・サイクル・クロック、３６・・・・変更制御メ
モリ、３８・・・・アドレス発生装置、４０・・・・第
２のアドレス発生装置、４２・・・・ピン・アドレス・
メモ１ハ ４４・・・・ピン制御メモリ、４６・・・・
ドライバ／センサ対。
Claims (1)
- 【特許請求の範囲】 テスト・サイクル間隔のシーケンスを制御するテスト・
サイクル・クロック、テストされるべき装置の夫々の端
子を、各々ディジタル制御入力を有する複数（Ｎ個）の
ドライバ、センサ対の各々の１つに作動的に接続する複
数（Ｎ個）のコンタクトを有するテスト装置インターフ
ェイスを有するプログラム内蔵論理回路のテスト装置に
おいて、（ａ）各クラスタ・ワード（Ｗ（ｊ））が複数
（Ｎ個）の変更制御ビットｂ（ｉ、ｊ）及びカウント値
Ｃ（ｊ）を含んでなる、複数（Ｍ個）のクラスタ・ワー
ドを記憶するための、アドレス入力、複数（Ｎ個）の制
御ビット出力及びカウント値出力を有する変更制御メモ
リと、 （ｂ）上記カウント値出力に接続した第１の入力及び上
記テスト・サイクル・クロックに接続した第２の入力を
有し、上記カウント値出力に応答して上記変更制御メモ
リの上記アドレス入力に印加されるアドレスを同期的に
変更して上記クラスタ・ワードをアクセスする第１のア
ドレス発生装置と、（ｃ）各々上記Ｎ個の変更制御ビッ
ト出力の夫々の（第ｉ番目）の出力に対応し、夫々アド
レス入力及びデータ出力を有し、１からＭ迄のすベて値
に対する、上記カウント値Ｃ（ｊ）に上記変更制御ビッ
トｂ（ｉ、ｊ）を掛けた積の和に等しい第２の複数の命
令アドレス値を記憶する複数（Ｎ個）のピン・アドレス
・メモリと、 （ｄ）各々上記Ｎ個の制御ビット出力の対応する第ｉ番
目の出力に接続した入力、上記テスト・サイクル・クロ
ックに接続した入力及び上記Ｎ個のピン・アドレス・メ
モリの夫々第ｉ番目のメモリの上記アドレス入力に接続
した出力を有し、上記変更制御メモリによつて与えられ
る第ｉ番目の変更制御ビットｂ（ｉ、ｊ）出力の最初の
２進値に応答して上記第ｉ番目のピン・アドレス・メモ
リを変更するための複数（Ｎ個）の第２のアドレス発生
装置と、 （ｅ）各々上記Ｎ個のピン・アドレス・メモリの第ｉ番
目のメモリの出力に接続したアドレス入力及び上記ドラ
イバ／センサ対の夫々（第ｉ番目）の対に接続したデー
タ出力を有し、上記命令アドレス値によつてアクセス可
能で、上記テスト・サイクル間隔の１つの間隔に上記夫
々のドライバ／センサ対のテスト機能を制御する、複数
のピン機能命令を記憶するための複数（Ｎ個）のピン制
御メモリとより成る、 階層テスト・シーケンサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/786,428 US4682330A (en) | 1985-10-11 | 1985-10-11 | Hierarchical test system architecture |
| US786428 | 1985-10-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6288972A true JPS6288972A (ja) | 1987-04-23 |
| JPH0682147B2 JPH0682147B2 (ja) | 1994-10-19 |
Family
ID=25138546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61185433A Expired - Lifetime JPH0682147B2 (ja) | 1985-10-11 | 1986-08-08 | 階層テスト・シ−ケンサ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4682330A (ja) |
| EP (1) | EP0222084B1 (ja) |
| JP (1) | JPH0682147B2 (ja) |
| CA (1) | CA1251282A (ja) |
| DE (1) | DE3684237D1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0337023A1 (en) * | 1983-11-25 | 1989-10-18 | Giordano Associates, Inc. | Decompaction of stored test data in automatic test systems |
| IE851998L (en) * | 1985-08-14 | 1987-05-11 | Francis Anthony Purcell | Test apparatus for electronic equipment |
| US4763124A (en) * | 1986-03-06 | 1988-08-09 | Grumman Aerospace Corporation | Signal distribution system hybrid relay controller/driver |
| CA1259680A (en) * | 1986-05-06 | 1989-09-19 | Mosaid Technologies Inc. | Digital signal scrambler |
| US4730318A (en) * | 1986-11-24 | 1988-03-08 | International Business Machines Corporation | Modular organized storage tester |
| US4856001A (en) * | 1987-05-29 | 1989-08-08 | Zehntel, Inc. | Digital in-circuit tester having channel-memory earse-preventer |
| US5563524A (en) * | 1989-05-19 | 1996-10-08 | A.T.E. Solutions, Inc. | Apparatus for testing electric circuits |
| US5151903A (en) * | 1989-09-28 | 1992-09-29 | Texas Instruments Incorporated | High efficiency pattern sequence controller for automatic test equipment |
| US5127011A (en) * | 1990-01-12 | 1992-06-30 | International Business Machines Corporation | Per-pin integrated circuit test system having n-bit interface |
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- 1986-05-22 CA CA000509772A patent/CA1251282A/en not_active Expired
- 1986-08-08 JP JP61185433A patent/JPH0682147B2/ja not_active Expired - Lifetime
- 1986-08-26 EP EP86111770A patent/EP0222084B1/en not_active Expired - Lifetime
- 1986-08-26 DE DE8686111770T patent/DE3684237D1/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE3684237D1 (de) | 1992-04-16 |
| US4682330A (en) | 1987-07-21 |
| JPH0682147B2 (ja) | 1994-10-19 |
| EP0222084A2 (en) | 1987-05-20 |
| EP0222084A3 (en) | 1988-11-02 |
| CA1251282A (en) | 1989-03-14 |
| EP0222084B1 (en) | 1992-03-11 |
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