JP3201420B2

JP3201420B2 - メモリ試験装置

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Publication number: JP3201420B2
Application number: JP30730491A
Authority: JP
Inventors: 健一藤崎
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1991-11-22
Filing date: 1991-11-22
Publication date: 2001-08-20
Anticipated expiration: 2016-08-20
Also published as: KR930011005A; KR0185414B1; JPH05144297A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は例えばグラフィック画
面の表示用等として利用するメモリの試験装置に関す
る。

【０００２】

【従来の技術】画像信号の取込及び画像信号の発生用と
して用いられるメモリとしてシリアル信号を高速で取込
むことができ、またメモリに記憶したデータをシリアル
信号として高速で読出が可能なメモリがある。このメモ
リは図８に示すようにランダムアクセスメモリ部（以下
ＲＡＭ部と称す）と、シリアルアクセスメモリ部２（以
下ＳＡＭ部と称す）とを具備し、ＲＡＭ部１とＳＡＭ部
２は独立して読書できる外に、図９に示すようにＲＡＭ
部１にデータＤ₁，Ｄ₂，Ｄ₃…を書込み、データ転送
サイクルでＲＡＭ部１に書込まれているデータＤ₁，Ｄ
₂，Ｄ₃…をＳＡＭ部２に転送し、この転送されたデー
タＤ₁，Ｄ₂，Ｄ₃…をＳＡＭ部２からシリアルに高速
で読出す動作（以下これをリード転送動作と称す）と、
図１０に示すようにＳＡＭ部２に高速でシリアルデータ
Ｄ₁，Ｄ₂，Ｄ₃…を取込み、この高速で取込んだシリ
アルデータＤ₁，Ｄ₂，Ｄ₃…をＲＡＭ部１にパラレル
に転送してＲＡＭ部１の任意のアドレスに書込み、ＲＡ
Ｍ部１からデータＤ₁，Ｄ₂，Ｄ₃…をパラレルに読出
す動作（以下これをライト転送動作と称す）を行なうこ
とができる。

【０００３】この種のメモリは更に複雑な動作を行なう
ことができるが、この発明と直接関係のない機能である
から、ここではその説明は省略する。図１１に従来のこ
の種メモリを試験する試験装置の概略の構成を示す。図
中ＭＵＴは被試験メモリを示す。被試験メモリＭＵＴは
上述したようにＲＡＭ部１とＳＡＭ部２とを有してい
る。

【０００４】ＲＡＭ部１に対してメインタイミング発生
器１１、メインパターン発生器１２及びメイン論理比較
器１３とが設けられる。メインタイミング発生器１１は
タイミング信号Ｔ_A，Ｔ_Bを出力し、タイミング信号Ｔ
_Aをメインパターン発生器１２に入力し、メインパター
ン発生器１２からメインパターン信号Ｐ_Aと、メイン期
待値信号Ｐ_Bを出力する。メインパターン信号Ｐ_AはＲ
ＡＭ部１に入力され書込まれる。ＲＡＭ部１の読出出力
はメイン論理比較器１３に与えられ、メイン論理比較器
１３でメインパターン発生器１２から与えられるメイン
期待値信号Ｐ_Bと比較され、不一致の検出により不良個
所有りと判定する。

【０００５】ここまではＲＡＭ部１の単独試験であるか
ら、メインパターン発生器１２はＲＡＭ部１に与えるメ
インパターン信号Ｐ_Aと、メイン期待値信号Ｐ_Bとを出
力すればよく、メインパターン信号Ｐ_Aと期待値信号と
は対応関係を有し、メイン期待値信号Ｐ_Bを発生させる
ためのプログラムは比較的簡単に作ることができる。

【０００６】

【発明が解決しようとする課題】これに対し、先にも説
明したリード転送動作及びライト転送動作を試験する場
合に必要となる期待値信号を発生させるプログラムはか
なり複雑になる欠点がある。つまりリード転送動作を試
験するには、メインパターン発生器１２からメインパタ
ーン信号Ｐ_Aを発生し、このメインパターン信号Ｐ_Aを
ＲＡＭ部１に一時記憶させ、この記憶したアドレスから
ＳＡＭ部２に転送し、ＳＡＭ部２からシリアル信号とし
て読出し、このシリアル信号をサブ論理比較器２３で論
理比較する動作を指す。

【０００７】サブ論理比較器２３に与えるサブ期待値信
号Ｐ_Dはサブパターン発生器２２から与えなくてはなら
ない。これはＲＡＭ部１とＳＡＭ部２が異なるタイミン
グ（非同期）でも試験を可能にするためである。またメ
インパターン発生器１２とサブパターン発生器２２との
間には信号の授受を行なう手段がないから、サブパター
ン発生器２２は独自にメインパターン発生器１２から出
力されるメインパターン信号Ｐ_Aに対応付けされたサブ
期待値信号Ｐ_Dを発生しなければならない。つまりメイ
ンパターン信号Ｐ_Aとして何を出力したかを考慮してサ
ブ期待値信号Ｐ _Dを発生させなくてはならない。このた
めにサブパターン発生器２２からサブ期待値信号Ｐ_Dを
発生させるためのプログラムの作成が面倒なものとなっ
ている。

【０００８】また逆にライト転送動作を試験する場合は
サブパターン発生器２２からサブパターン信号Ｐ_CをＳ
ＡＭ部２に書込むと共に、ＳＡＭ部２からＲＡＭ部１に
サブパターン信号Ｐ_Cを転送し、ＲＡＭ部１の任意のア
ドレス（この書込アドレスはメインパターン発生器１２
から与えられる）にサブパターン信号Ｐ_Cを書込と共
に、このサブパターン信号Ｐ_Cを読出してメイン論理比
較器１３に入力し、メイン論理比較器１３でメインパタ
ーン発生器１２から出力されるメイン期待値信号Ｐ_Bと
比較する。

【０００９】従ってこの場合もメインパターン発生器１
２はサブパターン発生器２２が出力したサブパターン信
号Ｐ_Cの内容を考慮してメイン期待値信号Ｐ_Bを発生し
なければならないから、このメイン期待値信号Ｐ_Bを発
生させるためのプログラムの作成が面倒である。このよ
うに従来はリード転送試験とライト転送試験に使う期待
値信号を発生させるプログラムの作成が面倒で、そのプ
ログラムの作成に要する手間と、時間は大きい。

【００１０】

【課題を解決するための手段】この発明では被試験メモ
リＭＵＴと同等に動作するエミュレータを設け、このエ
ミュレータに被試験メモリＭＵＴに与える試験パターン
信号と同じ試験パターン信号を与え、エミュレータにお
いて被試験メモリと同様にリード転送及びライト転送動
作を行なわせ、そのリード転送出力又はライト転送出力
を期待値信号として論理比較器に与える構造としたもの
である。

【００１１】この発明の構成によればエミュレータにお
いて、リード転送したデータ及びライト転送したデータ
を得ることができるから、このリード転送動作したデー
タ及びライト転送したデータを期待値信号として利用す
ることができる。従ってメインパターン発生器及びサブ
パターン発生器は試験パターン信号だけを発生すればよ
く、期待値パターン信号を発生する必要がない。よって
期待値信号を発生させるプログラムを作成する必要がな
いから、この種のメモリ試験装置を動作させるプログラ
ムを安価に作ることができる。

【００１２】

【実施例】図１にこの発明によるメモリ試験装置の概要
を示す。図１において図１１と対応する部分には同一符
号を付して示す。図１に示すＥＭＬはエミュレータを示
す。このエミュレータＥＭＬは被試験メモリＭＵＴと同
等の機能を有する装置によって構成する。機能は同等で
あっても書込、読出速度は被試験メモリＭＵＴの数倍は
速い高速メモリ素子を使って構成する。

【００１３】つまり被試験メモリＭＵＴのＲＡＭ部１と
同等乃至はそれ以上の記憶容量を持つＲＡＭ部（以下疑
似ＲＡＭ部と称す）３１と、被試験メモリＭＵＴのＳＡ
Ｍ部２と同等の機能を具備したＳＡＭ部（以下疑似ＳＡ
Ｍ部と称す）３２とによって構成し、被試験メモリＭＵ
Ｔに与える試験パターン信号Ｐ_A，Ｐ_Cと全く同じ試験
パターン信号Ｐ_A，Ｐ_CをエミュレータＥＭＬの疑似Ｒ
ＡＭ部３１及び疑似ＳＡＭ部３２に与え、被試験メモリ
ＭＵＴと全く同一の動作を行なわせる。

【００１４】従って例えば被試験メモリＭＵＴのＲＡＭ
部１だけの動作試験を行なう場合は、被試験メモリＭＵ
ＴのＲＡＭ部１と、疑似ＲＡＭ部３１にメインパターン
発生器１２からメインパターン信号Ｐ_Aを与え、被試験
メモリＭＵＴのＲＡＭ部１と疑似ＳＡＭ部３１の所望の
アドレスにメインパターン信号Ｐ_Aを書込み、これを読
出す。

【００１５】疑似ＲＡＭ部３１から読出したパターン信
号Ｐ_Bをメイン期待値信号Ｐ_Bとしてメイン論理比較器
１３に与え、メイン論理比較器１３において、被試験メ
モリＭＵＴのＲＡＭ部１から読出されて来る読出出力Ｐ
_RAMと比較し、良否を判定する。この比較動作により被
試験メモリＭＵＴのＲＡＭ部１の良否を試験することが
できる。

【００１６】リード転送動作の試験は次のようにして行
なう。主パターン発生器１２から主パターン信号Ｐ_Aを
発生させる。主パターン信号Ｐ_Aは被試験メモリＭＵＴ
のＲＡＭ部１と、疑似ＲＡＭ部３１に与えられる。ＲＡ
Ｍ部１と疑似ＲＡＭ部３１に与えられたパターン信号Ｐ
_Aにはリード転送コマンドが含まれており、このリード
転送コマンドによりＲＡＭ部１と疑似ＲＡＭ部３１はそ
れぞれ同一アドレスからＳＡＭ部２及び疑似ＳＡＭ部３
２にデータを転送する動作を実行する。

【００１７】この転送動作の実行によりＳＡＭ部２と疑
似ＳＡＭ部３２にはＲＡＭ部１と疑似ＲＡＭ部３１の同
一アドレスから読出されたデータが格納される。格納さ
れたデータはＳＡＭ部２と疑似ＳＡＭ部３２とから信号
Ｐ_SAM及びＰ_Dとして読出され、サブ論理比較器２３に
入力される。サブ論理比較器２３において、疑似ＳＡＭ
部３２から読出される信号Ｐ_Dをサブ期待値信号とし、
ＳＡＭ部２から読出される信号Ｐ_SAMと比較し、良否を
判定する。この比較動作により被試験メモリＭＵＴのＲ
ＡＭ部１に書込んだデータがＳＡＭ部２に正しく転送さ
れ、ＳＡＭ部２から正しく読出されたか否かを試験する
ことができる。

【００１８】ライト転送試験はサブパターン発生器２２
から出力されるサブパターン信号Ｐ _CをＳＡＭ部２と疑
似ＳＡＭ部３２とに与え、各ＳＡＭ部２と３２からＲＡ
Ｍ部１と疑似ＲＡＭ部３１のそれぞれの指定したアドレ
スにデータを転送する。ＲＡＭ部１と疑似ＲＡＭ部３１
に転送され記憶されたデータはそれぞれＲＡＭ部１と疑
似ＲＡＭ部３１からそれぞれＰ_RAM及びＰ_Bとして読出
されメイン論理比較器１３に入力される。このとき疑似
ＲＡＭ部３１から読出される信号Ｐ_Bはメイン期待値信
号Ｐ_Bとされ、このメイン期待値信号Ｐ_BとＲＡＭ部１
から読出された信号Ｐ_RAMとを比較し、良否を判定す
る。この判定により被試験メモリＭＵＴのライト転送動
作の試験を行なうことができる。

【００１９】以上の説明によりエミュレータＥＭＬが疑
似的に期待値信号の発生器として動作することが理解で
きよう。この発明では更にエミュレータＥＭＬの構成に
ついて提案する。ここでエミュレータＥＭＬを構成する
場合に、発生する問題点について説明する。被試験メモ
リＭＵＴにおいてリード転送及びライト転送が行なわれ
た場合、エミュレータＥＭＬにおいて、被試験メモリＭ
ＵＴと同様に、一度にデータの転送を実行することはむ
ずかしい。

【００２０】例えば試験メモリＭＵＴのＲＡＭ部１が例
えば２５６Ｋワード×４ビット（１Ｍビット）の構成と
なっている場合、ロウアドレスとカラムアドレスが共に
９ビットとすると、一度に転送されるデータは１ロウア
ドレス分、すなわち５１２ワード×４ビット＝２０４８
ビットのデータを一度に送らなければならないからであ
る。

【００２１】換言すると被試験メモリＭＵＴでは２０４
８ビットのデータバスが形成されているものと見ること
ができる。従ってエミュレータＥＭＬにおいても本来は
被試験メモリＭＵＴと同様に２０４８ビットのデータバ
スを設けなくてはならない。然し乍ら集積回路以外の実
配線で２０４８ビットのデータバスを形成するとエミュ
レータが大きく高価になってしまう。さらに被試験メモ
リの世代が進むにつれて容量も増加し、それに合わせて
転送データ量も増加するのでエミュレータは益々大きく
高価なものとなってしまう。

【００２２】このような理由からエミュレータＥＭＬは
疑似ＲＡＭ部３１と疑似ＳＡＭ部３２との間の転送用デ
ータバスは可及的にビット数を少なくしなくてはならな
い。この発明は可及的に少ないビット数で多ビットデー
タを高速転送することができるエミュレータＥＭＬの構
成を合せて提案する。この発明で提案するエミュレータ
ＥＭＬは転送すべき全データをこのデータビット数の整
数分の１のビット数に分割し、この分割したビット数の
データをデータブロックとして時分割して逐次転送する
構成としたものである。

【００２３】図２にこの逐次転送方式を採るエミュレー
タＥＭＬの構成を示す。エミュレータＥＭＬは、疑似Ｒ
ＡＭ部３１と、疑似ＳＡＭ部３２とによって構成される
点は上述した通りである。疑似ＲＡＭ部３１はＲＡＭバ
ッファメモリ３１Ａと、アドレスセレクタ３１Ｂと、ア
ドレスコントローラ３１Ｃと、マスクコントローラ３１
Ｄと、データマルチプレクサ３１Ｆと、ライトデータフ
ォーマッタ３１Ｅとによって構成される。

【００２４】ＲＡＭバッファメモリ３１Ａは複数のメモ
リによって被試験メモリＭＵＴのＲＡＭ部１と同等の記
憶容量乃至はそれ以上の容量を具備する。データの転送
時には全メモリを一度にアクセスして読出し、書込を行
なう。例えばＲＡＭバッファメモリ３１Ａをデータ幅１
ビットのメモリ６４個で構成した場合、一度に６４ビッ
トで読出、書込を行ない転送することができ、これが１
データブロックに相当する（以後特にことわらない限り
６４ビットで説明する）。

【００２５】ＲＡＭコントローラ３１Ｈはエミュレータ
ＥＭＬの全体を制御し、メインパターン発生器１２（図
１参照）からの１番最初の転送命令により図３に示す様
にエミュレータＥＭＬの動作サイクルをｎ＋１個に分割
し、この１つ目のサイクルでＲＡＭバッファメモリ３１
Ａをランダムアクセスするサイクルとし、残りｎ個のサ
イクルはデータ転送用にＲＡＭバッファメモリ３１Ａを
アクセスするサイクルとする様に各コントロール部に制
御信号を送る。ｎの値はＭＵＴのテストサイクルに比例
して０から適当な値まで採ることができる。

【００２６】アドレスセレクタ部３１Ｂはメインパター
ン発生器１２から与えられるアドレス信号ＭＡＲを図４
に示す様なフォーマットに並べ換え、ＲＡＭバッファメ
モリ３１Ａをアクセスするアドレスとしてアドレスコン
トローラ部３１Ｃに送り、メモリセレクトアドレスビッ
ト分はＲＡＭコントローラ３１Ｈを介してＳＡＭコント
ローラ３２Ａに与える。

【００２７】マスクコントローラ３１ＤはＲＡＭバッフ
ァメモリ３１Ａのライトパービット（多ビットデータメ
モリにおいてマスクを掛けたビットは書込を行なわず、
マスクの掛っていないビットのみ書込を行なう）機能用
のマスクデータの発生や、ライトマスク転送時のマスク
データの発生を行なう。疑似ＳＡＭ部３２はＳＡＭコン
トローラ３２Ａと、ライトデータフォーマッタ３２Ｅ
と、データマルチプレクサ３２Ｂと、ＳＡＭバッファメ
モリ３２Ｃと、リードデータフォーマッタ３２Ｄとによ
って構成される。

【００２８】ＳＡＭバッファメモリ３２Ｃは図５に示す
ように複数のレジスタファイルＲＦ _A〜ＲＦ_Dによって
構成される。図５の例では４個のレジスタファイルＲＦ
_A〜ＲＦ_Dと、マルチプレクサＭＵＸとによって構成し
た場合を示す。各レジスタファイルＲＦ_A〜ＲＦ_Dはそ
れぞれＲＡＭバッファメモリ３１Ａにおいて１度に読出
及び書込を行なうことができるビット数分（この例では
６４ビット）の容量を持ち、疑似ＲＡＭ部３１と疑似Ｓ
ＡＭ部３２との間のデータ転送に際して１度に読出及び
書込を行なう。各レジスタファイルＲＦ_A〜ＲＦ_Dはそ
れぞれＳＡＭコントローラ３２Ａに設けられたＳＡＭラ
イトポインタＳＷＰと、ＳＡＭリードポインタＳＲＰに
より何れか一つが指定されて読出及び書込が行なわれ
る。

【００２９】ＳＡＭコントローラ３２ＡはＲＡＭコント
ローラ３１Ｈの制御下でＳＡＭバッファメモリ３２Ｃの
制御を行なう。データマルチプレクサ３２Ｂはリード転
送状態と、リード転送以外の状態のデータの流れを切換
る動作を行なう。ライトデータフォーマッタ３２Ｅとリ
ードデータフォーマッタ３２Ｄは被試験メモリＭＵＴの
データ幅に合せてエミュレータのデータ幅を合せる動作
と、ＲＡＭバッファメモリ３１Ａが多数のメモリで構成
されるのでそれらにデータを加えたり、選択する動作を
行なう。

【００３０】リード転送動作は以下のようにして実行さ
れる。テストが開始されて最初のリード転送命令でＲＡ
Ｍコントローラ３１ＨはエミュレータＥＭＬの動作サイ
クルを図３に示すようにランダムアクセスサイクルＴ
_RAMと、データ転送サイクルＴ ₁・・・・Ｔ_nに分割す
る。（以後転送動作でないサイクルでも分割は行なわれ
る）。

【００３１】データ転送アドレスはアドレスコントロー
ラ３１Ｃでラッチされ、メモリセレクトアドレスはＳＡ
Ｍコントローラ３２Ａでラッチされる。リード転送命令
はＲＡＭコントローラ３１ＨからＳＡＭコントローラ３
２Ａに送られる。ＳＡＭコントローラ３２Ａは内部に図
５に示すように各レジスタファイルＲＦ_A〜ＲＦ_D毎に
ステータスフラグレジスタＲＦ−ＳＦＲを具備し、この
ステータスフラグレジスタＲＦ−ＳＦＲの状態からＲＡ
Ｍコントローラ３１Ｈにデータ転送要求信号を送る。Ｒ
ＡＭコントローラ３１Ｈはこのデータ転送要求信号ＲＥ
Ｑを受けてデータ転送サイクルＴ₁〜Ｔ_nにＲＡＭバッ
ファメモリ３１Ａの６４個のメモリ全ビットを読出し、
疑似ＳＡＭ部３２Ｃに送る。ＳＡＭコントローラ３２Ａ
はレジスタファイルＲＦ_A〜ＲＦ_Dの中の例えばレジス
タファイルＲＦ_AのステータスフラグレジスタＲＦ−Ｓ
ＦＲをセット（データ有効）し、このレジスタファイル
ＲＦ_Aに送られて来たデータを１度に書込を行なう。Ｒ
ＡＭコントローラ３１Ｈは１回データ転送をすると図４
に示す転送ブロックアドレスを１つ進め、次のデータブ
ロックをアクセスする為のアドレスを作る。

【００３２】この例ではＳＡＭバッファメモリ３２Ｃに
４個のレジスタファイルＲＦ_A〜ＲＦ_Dを設けたから、
その全てにデータが送られるまでＳＡＭコントローラ３
２Ａはデータ転送要求信号ＲＥＱを出し続ける。４個の
レジスタファイルＲＦ_A〜ＲＦ_Dの全てにデータが書込
まれるとデータ転送要求信号ＲＥＱ（図２参照）の出力
は停止される。

【００３３】ＳＡＭバッファメモリ３２Ｃにデータが送
られると、サブパターン発生器２２（図１参照）からＳ
ＡＭコントローラ３２Ａにサブ制御信号ＳＵＢＣが与え
られ、このサブ制御信号ＳＵＢＣによってＳＡＭバッフ
ァメモリ３２Ｃ内のレジスタファイルＲＦ_A〜ＲＦ_Dを
読出し、この読出したデータをサブ論理比較器２３にサ
ブ期待値信号Ｐ_Dとして与える。

【００３４】ここでこの発明では１つのレジスタファイ
ル例えばＲＦ_Aを読出したら、次のレジスタファイルＲ
Ｆ_Bを読出すためにＳＡＭリードポインタＳＲＰを１つ
進め、読み終ったレジスタファイル例えばＲＦ_Aのステ
ータスフラグレジスタをリセットする。このステータス
フラグレジスタのリセットによってＳＡＭコントローラ
３２Ａはデータ転送要求信号ＲＥＱをＲＡＭコントロー
ラ３１Ｈに出力する。データ転送要求信号ＲＥＱが出力
されるとＲＡＭコントローラ３１ＨはＲＡＭバッファメ
モリ３１Ａから分割された転送サイクルＴ₁〜Ｔ_nの内
どれかでデータ転送を行なう。

【００３５】このようにしてＳＡＭバッファメモリ３２
Ｃ内のレジスタファイルＲＦ_A〜ＲＦ_Dの１つでも空に
なると、その空になったレジスタファイルに逐次データ
を転送し、疑似ＳＡＭ部３２からサブ期待値の発生を可
能としている。本例では１度に６４ビットのデータをレ
ジスタファイルに送り擬似ＳＡＭ部３２より４ビットづ
つ読みだすので１回の転送でＳＡＭ部２の１６ワード分
の期待値を作れることになる。つまりＳＡＭ部２の期待
値１６回出力に対して１度データ転送が行われるだけで
良い事になる。レジスタファイルＲＦ_A〜ＲＦ_Dの読出
はメインパターン発生器側の制御で行なうのではなく、
被試験メモリＭＵＴと同様にサブパターン発生器２２の
制御で行なうのでメインパターン発生器１２側のタイミ
ングと非同期で読出が可能となる。

【００３６】被試験メモリＭＵＴは転送後ＲＡＭ部１及
びＳＡＭ部２は別々のタイミングで非同期にアクセスさ
れる。エミュレータＥＭＬ側もバッファメモリ３１Ａ及
び３２Ｃのアクセスは分割されたランダムアクセスサイ
クルに被試験メモリＭＵＴと同様にアクセスされるの
で、非同期のエミュレータＥＭＬが実現される。このエ
ミュレータＥＭＬの疑似ＲＡＭ部３１及び疑似ＳＡＭ部
３２を読出すことによりメイン期待値信号と、サブ期待
値信号を得ることができる。つまり、被試験メモリＭＵ
ＴのＳＡＭ部２からリード転送出力Ｐ_SAMを出力し、ま
た疑似ＳＡＭ部３２からサブ期待値信号Ｐ_Dを出力して
いる状態では、被試験メモリＭＵＴのＲＡＭ部１とエレ
ミュレータＥＭＬの疑似ＲＡＭ部３１は任意に読出、書
込を行なうことができる。従ってリード転送動作の試験
中でもＳＡＭ部２及び疑似ＳＡＭ部３２が読出中の合い
間にＲＡＭ部１及び疑似ＲＡＭ部３１に書込読出を独自
に実行することができるから、ＲＡＭ部１の書込、読出
試験を実行することができる。

【００３７】ライト転送動作は以下のようにして実行さ
れる。リード転送動作と同様にテストが開始されて最初
のライト転送命令でＲＡＭコントローラ３１Ｈ（図２参
照）はエミュレータＥＭＬの動作を図３に示すようにラ
ンダムアクセスサイクルＴ_RAMとデータ転送サイクルＴ
₁〜Ｔ_nに分割を行なう。

【００３８】メインパターン発生器１２からのライト転
送命令でデータ転送先のアドレスはアドレスコントロー
ラ３１Ｃでラッチされる。メモリセレクトアドレスはＳ
ＡＭコントローラ３２Ａにラッチされる。マスクデータ
はマスクコントローラ３１Ｄにラッチされる。データ転
送先のアドレスがアドレスコントローラ３１Ｃにラッチ
されると、ＳＡＭバッファメモリ３２Ｃに設けたレジス
タファイルＲＦ_A〜ＲＦ_D（図５参照）にサブパターン
発生器２２からデータの入力が可能となる。レジスタフ
ァイルの例えばＲＦ_Aのメモリセレクトアドレス（図４
参照）によって示される書込開始アドレスからデータの
書込を開始する。１つのレジスタファイル例えばＲＦ_A
がデータで満されると、ステータスフラグレジスタＲＦ
−ＳＦＲをセット（データ有効）し、ＳＡＭライトポイ
ンタＳＷＰの状態を１つ進め、次のレジスタファイルＲ
Ｆ_Bにデータを入力する。爾後レジスタファイルＲ
Ｆ_C，ＲＦ_D，ＲＦ_A，ＲＦ_B・・・の順に繰返され
る。

【００３９】ステータスフラグレジスタ（ＲＦ−ＳＦ
Ｒ）が１個でもセットされていると、ＳＡＭコントロー
ラ３２ＡはＲＡＭコントローラ３１Ｈに対して転送要求
信号ＲＥＱを出力する。ＲＡＭコントローラ３１Ｈはこ
の転送要求信号ＲＥＱを受けて、分割された転送サイク
ルＴ₁・・・Ｔ_n（図３）中に一度に６４ビットのデー
タをＲＡＭバッファメモリ３１Ａに書込を行なう。この
書込が終了すると書込を行なったデータのステータスフ
ラグレジスタ（ＲＦ−ＳＦＲ）をリセット（データ無
効）し、ＳＡＭリードポインタＳＲＰ（図５）の状態を
１つ進める様にＳＡＭコントローラ３２Ａに信号を送
る。

【００４０】各レジスタファイルＲＦ_A〜ＲＦ_Dにはサ
ブパータン発生器２２より４×１６ビットのデータの入
力が行なわれる毎に、書込データ（４ビット）の他に１
ビットのフラグビットを各データ毎に持ち、データが入
力される毎にこのフラグビットをセットして行く。これ
により疑似ＳＡＭ部３２から疑似ＲＡＭ部３１に一度に
６４ビット同時に転送しても、このフラグビットがセッ
トされていないデータはＲＡＭバッファメモリには書込
を行わなければＳＡＭ部２へのデータ入力のスタートア
ドレスが１６ワード毎（本例のデータ幅４ビットの場
合）にならず任意とすることが可能となる。

【００４１】ＲＡＭバッファメモリ３１Ａにライト転送
動作によりデータの書込を行なうとき、マスクコントロ
ーラ３１Ｄにセットされているマスクデータによりデー
タビット方向のマスクをかける。図６にリード転送時の
レジスタファイルＲＦ_A〜ＲＦ_DとＳＲＰ、ＳＷＰの動
作状況を示す。また図７にライト転送時のレジスタファ
イルＲＦ_A〜ＲＦ_DとＳＲＰ、ＳＷＰの動作状況を示
す。

【００４２】

【発明の効果】以上説明したように、この発明によれば
被試験メモリＭＵＴと同等に動作するエミュレータＥＭ
Ｌを設けたから、被試験メモリＭＵＴに書込む試験パタ
ーン信号をエミュレータに書込み、これをリード転送動
作及びライト転送動作によって転送し、その転送したデ
ータを被試験メモリＭＵＴの読出動作と連動して読出す
ことにより、メイン期待値信号Ｐ_B及びサブ期待値信号
Ｐ_Dを発生させることができる。

【００４３】この結果、メインパターン発生器１２及び
サブパターン発生器２２は試験パターン信号だけを発生
すればよく、期待値信号を発生させる必要がない。よっ
てパターン発生に関わるプログラムの作成が容易とな
り、プログラム作成に要するコストの低減が期待でき
る。またリード転送後に、被試験メモリＭＵＴはＲＡＭ
部１に対して自由にアクセスが可能な状態になるから、
この発明ではこの点を考慮して、リード転送後に被試験
メモリＭＵＴのＲＡＭ部１とエミュレータＥＭＬの疑似
ＲＡＭ部３１に書込を行ない、これを読出して比較する
ことによりリード転送動作の試験中であってもＲＡＭ部
１の書込、読出試験を行なうことができる。よって異種
の試験を同時平行して実行できるから試験に要する時間
を短縮することができる利点も得られる。また被試験メ
モリＭＵＴの世代が進んでＳＡＭ部２の容量（ワード
数）が増加しても本装置はデータブロック転送の回数が
ふえるだけで対応されるので本装置はそのまま使用可と
なる利点も得られる。

【図面の簡単な説明】

【図１】この発明の一実施例を説明するためのブロック
図。

【図２】この発明の要部の実施例を説明するためのブロ
ック図。

【図３】この発明の動作状態を説明するためのタイミン
グチャート。

【図４】この発明の実施例に用いるアドレス信号の形態
を説明するための図。

【図５】この発明の実施例に用いるレジスタファイルの
構造を説明するためのブロック図。

【図６】この発明の要部のリード転送動作を説明するた
めの図。

【図７】この発明の動作を説明するための図。

【図８】被試験メモリの構成を説明するためのブロック
図。

【図９】被試験メモリのリード転送動作を説明するため
の図。

【図１０】被試験メモリのライト転送動作を説明するた
めの図。

【図１１】従来の技術を説明するためのブロック図。

【符号の説明】

ＭＵＴ被試験メモリ１ＲＡＭ部２ＳＡＭ部１１メインタイミング発生器１２メインパターン発生器１３メイン論理比較器２１サブタイミング発生器２２サブパターン発生器２３サブ論理比較器３１疑似ＲＡＭ部３１ＡＲＡＭバッファメモリ３２疑似ＳＡＭ部

Claims

(57)【特許請求の範囲】

【請求項１】ランダムアクセスが可能なＲＡＭ部と、
このＲＡＭ部に書込まれた一部のデータが転送され、こ
の転送されたデータを記憶し、この記憶されたデータを
逐次シリアルデータとして高速度に読出すことができ、
また高速度シリアルデータを外部から取込むことがで
き、この取込んだシリアルデータを一度に上記ＲＡＭ部
に転送しＲＡＭ部に記憶することが可能なＳＡＭ部とを
具備したメモリを試験するメモリ試験装置において、複数のビットにわたって同時に読出及び書込が可能な複
数のメモリによって上記試験すべきメモリのＲＡＭ部と
同等の容量のメモリを構成して成る疑似ＲＡＭ部と、上
記疑似ＲＡＭ部の複数のメモリを一度にアクセスした時
のデータ量と同等の容量のレジスタファイルが複数設け
られて構成され、上記複数のレジスタファイルが逐次上
記疑似ＲＡＭ部のメモリとデータの転送を可能とし、上
記疑似ＲＡＭ部のメモリから転送されたデータを順次各
レジスタファイルから読出すことができ、１つのレジス
タファイルが読出中に他のレジスタファイルに上記メモ
リからデータの転送を実行するリード転送動作と、各レ
ジスタファイルに書込まれたデータを逐次上記疑似ＲＡ
Ｍ部を構成するメモリに転送して記憶させるライト転送
動作を実行することができる疑似ＳＡＭ部とを具備し、
疑似ＲＡＭ部と疑似ＳＡＭ部とによって試験すべきメモ
リと同等の動作を実行し、疑似ＲＡＭ部から疑似ＳＡＭ
部に転送したデータを疑似ＳＡＭ部から読出すことによ
り被試験メモリのリード転送動作を試験するためのサブ
期待値信号を発生させ、疑似ＳＡＭ部から疑似ＲＡＭ部
にデータを転送し、この転送されたデータをＲＡＭバッ
ファメモリに記憶し、この記憶したデータを読出すこと
により、試験すべきメモリのライト転送動作を試験する
メイン期待値信号を発生させるように構成したことを特
徴とするメモリ試験装置。