JPH07280893A

JPH07280893A - 半導体メモリ試験装置

Info

Publication number: JPH07280893A
Application number: JP6087415A
Authority: JP
Inventors: Shinya Satou; 新哉佐藤
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1994-04-04
Filing date: 1994-04-04
Publication date: 1995-10-27

Abstract

(57)【要約】【目的】半導体メモリ試験装置に於いて、アルゴリズ
ミックなデータとランダムなデータとの切り換えをリア
ルタイムに行うことにより、複雑なデータの混在した試
験パターン発生を行う、半導体メモリ試験装置を提供す
る。【構成】アルゴリズミックなデータを発生するアルゴ
リズミックデータ発生器３０１を設ける。そして、パタ
ーン発生器２のプログラムカウンタ２０３により、イン
ストラクションメモリ２０１の番地にアクセスし、試験
データ格納メモリ５０２をアクセスして、ランダムなデ
ータを発生するランダムデータ発生器３０３を設ける。
そして、当該アルゴリズミックデータ発生器３０１の出
力か当該ランダムデータ発生器３０３の出力かを選択す
る、マルチプレクサ３０４を設ける。そして、インスト
ラクションメモリ２０１に、当該マルチプレクサ３０４
へ、出力選択を指定するデータ切換命令６００を発生す
る記憶部を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリ試験装置
の試験パターンデータ発生器に於いて、アルゴリズミッ
クなデータとランダムなデータとの切り換えをリアルタ
イムに行い、複雑なデータの混在した試験パターン発生
を行う、半導体メモリ試験装置に関する。

【０００２】

【従来の技術】半導体メモリ試験装置に用いる試験パタ
ーンは一般に複雑である。近年、ロジック部とメモリ部
が混在したＩＣが出現しており、これらのデバイス試験
の必要が出てきている。

【０００３】図３に、メモリ試験装置の構成例を示す。
被試験メモリ４を試験するメモリ試験装置は、タイミン
グ発生器１、パターン発生器２、波形整形器３及び論理
比較器５により構成されている。タイミング発生器１で
発生する基準クロックに従って、パターン発生器２は、
被試験メモリ４に与えるアドレス信号、試験データ信
号、制御信号を出力する。これらの各信号は、波形整形
器３に与えられ、ここで試験に必要な波形に整形して被
試験メモリ４に印加される。被試験メモリ４は、制御信
号によって、当該アドレスに試験データを書き込み、ま
た、読み出し制御を行う。被試験メモリ４から読み出さ
れた読みだしデータは、論理比較器５に与えられ、ここ
でパターン発生器２から出力される期待値データと比較
され、その一致、不一致結果により、被試験メモリの良
否判定を行う。

【０００４】また、被試験メモリ４の良否結果が不一致
のときは、論理比較器５から不良解析メモリ（図示せ
ず）に不良データ信号が出力され、パターン発生器２か
ら発生しているアドレス信号によって指定される不良解
析メモリ内のセルに、その不良情報を記憶することも出
来る。試験終了後、この不良解析メモリの内容を調べる
ことにより、被試験メモリのフェイル・アドレスを解析
できることになる。

【０００５】図４に、パターン発生器２の内部構成例を
示す。パターン発生器２は、アドレス発生器２２、アド
レスをＸ、Ｙに分割して取り出すアドレス変換器２５、
試験パターンデータ発生器２３、制御信号発生器２４及
びこれらを制御するシーケンス制御器２１により構成さ
れる。

【０００６】シーケンス制御器２１は、パターン発生の
ための一連の命令が格納されたインストラクションメモ
リ２０１、そのアドレスを指定するプログラムカウンタ
２０３、当該プログラムカウンタ２０３を当該インスト
ラクションメモリ２０１からの命令に基づいて制御する
プログラムカウンタコントロール２０２により構成され
ている。当該インストラクションメモリ２０１の各アド
レスのメモリ領域は、シーケンス制御命令エリア、アド
レス演算命令エリア、データ演算命令エリア及び、制御
信号発生命令エリアから成る。

【０００７】この構成により、プログラムカウンタ２０
３の出力したアドレスにより、インストラクションメモ
リ２０１がアクセスされ、その内容がそれぞれ、プログ
ラムカウンタコントロール２０２、アドレス発生器２
２、試験パターンデータ発生器２３、制御信号発生器２
４に与えられる。そして、プログラムカウンタコントロ
ール２０２は、読みだしたシーケンス制御命令をデコー
ドしてプログラムカウンタ２０３をインクリメント、ホ
ールドまたは読みだしたアドレスをロードして、新たに
アドレスを発生することにより、シーケンス発生を行っ
ている。

【０００８】図２に、従来の試験パターンデータ発生器
２３の構成例を示す。試験パターンデータ発生部は、主
に、アルゴリズミックデータ発生部３０１とランダムデ
ータ発生部３０３の２つにより構成されている。そし
て、この２つの出力データをマルチプレクサ３０４で選
択して、被測定デバイスに応じて取り出し、印加データ
及び比較データとして発生している。

【０００９】図５に、アルゴリズミックデータ発生器３
０１の内部構成例を示す。アルゴリズミックデータ発生
部は、インストラクションメモリ２０１からの演算命令
により、レジスタＣ４０４の内容を参照しながら、テス
トパターンＴＰ発生４０５を行う。また、アドレス入力
データを基に、レジスタＡ４０１の内容を参照しなが
ら、アドレスＡＤ発生４０２を行う。そして、演算部４
０６に於いては、これらのＴＰやＡＤやレジスタＢ４０
３の内容を参照しがら、ロード、ホールド、インクリメ
ント、デクリメントやデータシフト等の演算を行って、
データを発生している。また、パリティ発生器４０７で
は、この演算部４０６の出力データに対して、パリテー
ィデータを発生している。セレクタ４０８では、これら
の発生データを選択して、アルゴリズミックデータとし
て出力する。

【００１０】図６に、ランダムデータ発生器３０３の内
部構成例を示す。ランダムデータ発生部は、あらかじめ
被試験メモリに印加及び出力比較する試験データを大容
量の試験データ格納メモリ５０２に番地毎に格納してお
き、インストラクションメモリ２０１からのアドレスポ
インタ制御命令により、アドレスポインタ５０１でアド
レス指定を行うことにより、その試験データ格納メモリ
５０２のアドレスに対応する試験データを取り出してラ
ンダムデータとして出力する。

【００１１】以上のように、図２に示すように、アルゴ
リズミックデータやランダムデータを取り出している
が、従来技術では、この２つのデータを選択するマルチ
プレクサ３０４の切り換えを行うモード選択信号は各デ
バイス試験ごとに固定となっている。各デバイス試験で
はアルゴリズミックデータ発生器３０１の出力または、
ランダムデータ発生器３０３の出力のどちらかしかデバ
イスに印加または出力比較できない。

【００１２】しかし、近年のロジック部とメモリ部とが
混在している例えばＡＳＭＩＣ(Application Specific
Memory IC)などのメモリデバイス試験では、ロジック部
とメモリ部とを同時に試験する必要があり、アルゴリズ
ミックなデータとランダムなデータを各デバイス試験毎
に混在させる必要がある。このための従来の工夫として
は、アルゴリズミックデータ発生器３０１中の、各レジ
スタに任意のデータをロードする命令をインストラクシ
ョンメモリに格納しておき、その命令によって各データ
演算レジスタにロードして、アルゴリズミックデータラ
インを通して、ランダムデータ的なデータを発生しよう
と試みている。しかし、アルゴリズミックデータ発生の
一連の命令を格納しておくインストラクションメモリで
は容量が小さいため、大容量のランダムデータの発生に
は使用できない。また、インストラクションメモリがラ
ンダムデータ発生に使用されると、使用された分アルゴ
リズミックデータを発生できなくなり、やはり、大容量
のランダムデータの発生には使用できない。以上によ
り、従来の半導体メモリ試験装置では、大容量のランダ
ムデータが必要なＡＳＭＩＣなどのロジック部とメモリ
部の同時試験ができないという欠点を有する。

【００１３】

【発明が解決しようとする課題】本発明は、上述したよ
うな従来の技術が有する問題点に鑑みてなされるもので
あって、半導体メモリ試験装置の試験パターンデータ発
生器に於いて、アルゴリズミックなデータとランダムな
データとの切り換えをリアルタイムに行うことにより、
大容量のランダムデータが必要なＡＳＭＩＣなどのロジ
ック部とメモリ部の同時試験ができる、複雑なデータの
混在した試験パターン発生を行う、半導体メモリ試験装
置を提供するものである。

【００１４】

【課題を解決するための手段】アルゴリズミックなデー
タを発生するアルゴリズミックデータ発生器３０１を設
ける。そして、パターン発生器２のプログラムカウンタ
２０３により、ランダムデータ発生に関する命令を格納
したインストラクションメモリ２０１の番地にアクセス
し、アドレスポインタ５０１を経由して、試験データ格
納メモリ５０２をアクセスして、ランダムなデータを発
生するランダムデータ発生器３０３を設ける。そして、
当該アルゴリズミックデータ発生器３０１の出力か当該
ランダムデータ発生器３０３の出力かを選択する、マル
チプレクサ３０４を設ける。そして、当該プログラムカ
ウンタ２０３によりアクセスされるインストラクション
メモリ２０１に、当該マルチプレクサ３０４へ、出力選
択を指定するデータ切換命令６００を発生する記憶部を
設ける。このように、半導体メモリ試験装置を構成す
る。

【００１５】

【作用】この発明によれば、インストラクションメモリ
２０１に、あらかじめ、アルゴリズミックデータとラン
ダムデータとのうち、どのデータをデバイスに印加また
は出力比較させるかを書き込んでおく。そして、デバイ
ス試験時、プログラムカウンタ２０３によりインストラ
クションメモリ２０１がアクセスされ、どのデータを出
力させるかプログラムカウンタより指定したサイクルご
とに出力データを切り換えることが出来る。この場合、
ランダムデータ発生に関するデータ切換命令６００はイ
ンストラクションメモリ２０１の１番地分しか占有しな
い。ランダムデータを選択する時には、このランダムデ
ータ発生に関する命令を格納したインストラクションメ
モリ２０１の番地にプログラムカウンタ２０３によりア
クセスし、アドレスポインタ５０１を経由して、試験デ
ータ格納メモリ５０２をアクセスすることで行われる。
これにより、大容量のランダムデータが必要なＡＳＭＩ
Ｃのロジック部とメモリ部の同時試験ができる。

【００１６】

【実施例】本発明の実施例について図面を参照して説明
する。

【００１７】図１は本発明の１実施例を示すブロック図
である。図１に示すように、アルゴリズミックデータ発
生器３０１出力かランダムデータ発生器３０３出力か
を、マルチプレクサ３０４に指定するデータ切換命令６
００を発生する記憶部を、インストラクションメモリ２
０１内に設ける。そして、サイクルタイム毎に、このデ
ータ切換命令６００を取り出し、マルチプレクサ３０４
の切り換えを可能とする。

【００１８】インストラクションメモリ２０１に、あら
かじめ、アルゴリズミックデータとランダムデータとの
うち、どのデータをデバイスに印加または出力比較させ
るかを書き込んでおく。そして、デバイス試験時、プロ
グラムカウンタ２０３によりインストラクションメモリ
２０１がアクセスされ、どのデータを出力させるかプロ
グラムカウンタより指定したサイクルごとに出力データ
を切り換えることが出来る。この場合、ランダムデータ
発生に関するデータ切換命令６００はインストラクショ
ンメモリ２０１の１番地分しか占有しない。

【００１９】ランダムデータを選択する時には、このラ
ンダムデータ発生に関する命令を格納したインストラク
ションメモリ２０１の番地にプログラムカウンタ２０３
によりアクセスし、アドレスポインタ５０１を経由し
て、試験データ格納メモリ５０２をアクセスすることで
行われる。これにより、大容量のランダムデータが必要
なＡＳＭＩＣのロジック部とメモリ部の同時試験ができ
る。

【００２０】なお、データ切換命令６００はインストラ
クションメモリ２０１の１番地分しか占有しないため、
インストラクションメモリの他の部分は、本来のアルゴ
リズミックデータ発生の命令のみを格納すればよいこと
になり、支障無くアルゴリズミックデータ発生を行うこ
とが出来る。

【００２１】

【発明の効果】以上説明したように本発明は構成されて
いるので、次に記載する効果を奏する。半導体メモリ試
験装置の試験パターンデータ発生器に於いて、アルゴリ
ズミックなデータとランダムなデータとの切り換えをリ
アルタイムに行うことにより、大容量のランダムデータ
が必要なＡＳＭＩＣなどのロジック部とメモリ部の同時
試験ができる、複雑なデータの混在した試験パターン発
生を容易に行う、半導体メモリ試験装置を提供できた。

【図面の簡単な説明】

【図１】本発明の１実施例を示すブロック図である。

【図２】従来の試験パターンデータ発生器２３の構成例
を示す。

【図３】メモリ試験装置の構成例を示す。

【図４】パターン発生器２の内部構成例を示す。

【図５】アルゴリズミックデータ発生器３０１の内部構
成例を示す。

【図６】ランダムデータ発生器３０３の内部構成例を示
す。

【符号の説明】

１タイミング発生器２パターン発生器３波形整形器４被試験メモリ５論理比較器２１シーケンス制御器２２アドレス発生器２３試験パターンデータ発生器２４制御信号発生器２５アドレス変換器２０１インストラクションメモリ２０２プログラムカウンタコントロール２０３プログラムカウンタ３０１アルゴリズミックデータ発生器３０２アドレスポインタ３０３ランダムデータ発生器３０４マルチプレクサ４０１、４０３、４０４レジスタ４０２ＡＤ発生４０５ＴＰ発生４０６演算部４０７パリティ発生器４０８セレクタ５０１アドレスポインタ５０２試験データ格納メモリ６００データ切換命令

Claims

【特許請求の範囲】

【請求項１】アルゴリズミックなデータを発生するア
ルゴリズミックデータ発生器（３０１）を設け、パターン発生器（２）のプログラムカウンタ（２０３）
により、ランダムデータ発生に関する命令を格納したイ
ンストラクションメモリ（２０１）の番地にアクセス
し、アドレスポインタ（５０１）を経由して、試験デー
タ格納メモリ（５０２）をアクセスして、ランダムなデ
ータを発生するランダムデータ発生器（３０３）を設
け、当該アルゴリズミックデータ発生器（３０１）の出力か
当該ランダムデータ発生器（３０３）の出力かを選択す
る、マルチプレクサ（３０４）を設け、当該プログラムカウンタ（２０３）によりアクセスされ
るインストラクションメモリ（２０１）に、当該マルチ
プレクサ（３０４）へ、出力選択を指定するデータ切換
命令（６００）を発生する記憶部を設け、上記構成を具備したことを特徴とする、半導体メモリ試
験装置。