JPH0682147B2 - 階層テスト・シ−ケンサ - Google Patents
階層テスト・シ−ケンサInfo
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- JPH0682147B2 JPH0682147B2 JP61185433A JP18543386A JPH0682147B2 JP H0682147 B2 JPH0682147 B2 JP H0682147B2 JP 61185433 A JP61185433 A JP 61185433A JP 18543386 A JP18543386 A JP 18543386A JP H0682147 B2 JPH0682147 B2 JP H0682147B2
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は電気的テスト装置に関し、さらに具体的には複
雑な論理回路をテストする装置に関する。
雑な論理回路をテストする装置に関する。
B.従来技術 第２図に示した様な従来のテスト装置構造体はテスト装
置に対して主な制御を行い、動作テスト・プログラムに
従つてテスト・シーケンス及びパラメータを確立する主
プロセツサ10を使用する。第２図のテストされるべき装
置20の各ピン、ピン１、ピン２、ピン３……ピンＮは夫
々デコーダ16（１）、16（２）、16（３）……16（Ｎ）
及びドライバ／センサ18（１）、18（２）、18（３）…
…18（Ｎ）を含む対応するピン電子回路を有する。テス
トされるべき装置20がＮ本のピンを有する時は、各々デ
コーダ及びドライバ／センサを含むＮ個のピン電子回路
を必要としている。
置に対して主な制御を行い、動作テスト・プログラムに
従つてテスト・シーケンス及びパラメータを確立する主
プロセツサ10を使用する。第２図のテストされるべき装
置20の各ピン、ピン１、ピン２、ピン３……ピンＮは夫
々デコーダ16（１）、16（２）、16（３）……16（Ｎ）
及びドライバ／センサ18（１）、18（２）、18（３）…
…18（Ｎ）を含む対応するピン電子回路を有する。テス
トされるべき装置20がＮ本のピンを有する時は、各々デ
コーダ及びドライバ／センサを含むＮ個のピン電子回路
を必要としている。
高速局所メモリ14は主プロセツサ10及び大容量メモリ12
に接続され、複数のテスト・ベクトル15A乃至15D等を受
取つて記憶するためのデータ入口を有する。各テスト・
ベクトルは複数（Ｎ個）のテスト・ワードを含む。例え
ばテスト・ベクトル15Aはテスト・ワード15A（１）、15
A（２）、15A（３）乃至15A（Ｎ）を含む。テスト・ベ
クトルは又命令部を含む事が出来、例えば、テスト・ベ
クトル15Aは命令部15AIを含む。各テスト・サイクル中
に、局所メモリ14は順次テスト・ベクトルからテスト・
ワードを出力する。例えばベクトル15Aの場合、テスト
・ワード15A（１）はデコーダ16（１）に、テスト・ワ
ード15A（２）はデコーダ16（２）に出力される。デコ
ーダ16（１）はテスト・ワードをデコードして、デコー
ドした出力をドライバ／センサ18（１）に印加する。各
ドライバ／センサ18（１）乃至18（Ｎ）は夫々対応する
デコーダ16（１）乃至16（Ｎ）によつて制御され、少な
く共、次の回路機能、即ち駆動装置、検出装置、負荷、
電力供給源、接地、開放回路等のうちう任意の１つの機
能を与える。ドライバ／デコーダによつて遂行されるテ
スト機能は局所メモリ14から、ドライバ／センサに接続
された対応するデコーダに出力されるテスト・ワードに
よつて決定される。第２図のドライバ／センサによつて
発生されるテスト機能に応答して、テストされるべき装
置20の対応するピンはその機能に応じて電気的表示信号
にさらされるか、さらされないかのどちらかである。例
えば、装置20の論理入力ピンはテスト・プログラムによ
つて要求される２進１もしくは２進０を表示する電気信
号を受取り、電力供給ピンは電圧もしくは電流を受取
り、負荷ピンは適切な電気的負荷に接続され、出力ピン
はテスト・プログラムの指示に従つて被テスト装置20か
らの出力を受取る様に条件付けられる。各ドライバ／セ
ンサ18（１）乃至18（Ｎ）はフイードバツク線19によつ
て主プロセツサ10に接続され、検出され得る任意の故障
を解析するための合格／不合格条件が表示される。
に接続され、複数のテスト・ベクトル15A乃至15D等を受
取つて記憶するためのデータ入口を有する。各テスト・
ベクトルは複数（Ｎ個）のテスト・ワードを含む。例え
ばテスト・ベクトル15Aはテスト・ワード15A（１）、15
A（２）、15A（３）乃至15A（Ｎ）を含む。テスト・ベ
クトルは又命令部を含む事が出来、例えば、テスト・ベ
クトル15Aは命令部15AIを含む。各テスト・サイクル中
に、局所メモリ14は順次テスト・ベクトルからテスト・
ワードを出力する。例えばベクトル15Aの場合、テスト
・ワード15A（１）はデコーダ16（１）に、テスト・ワ
ード15A（２）はデコーダ16（２）に出力される。デコ
ーダ16（１）はテスト・ワードをデコードして、デコー
ドした出力をドライバ／センサ18（１）に印加する。各
ドライバ／センサ18（１）乃至18（Ｎ）は夫々対応する
デコーダ16（１）乃至16（Ｎ）によつて制御され、少な
く共、次の回路機能、即ち駆動装置、検出装置、負荷、
電力供給源、接地、開放回路等のうちう任意の１つの機
能を与える。ドライバ／デコーダによつて遂行されるテ
スト機能は局所メモリ14から、ドライバ／センサに接続
された対応するデコーダに出力されるテスト・ワードに
よつて決定される。第２図のドライバ／センサによつて
発生されるテスト機能に応答して、テストされるべき装
置20の対応するピンはその機能に応じて電気的表示信号
にさらされるか、さらされないかのどちらかである。例
えば、装置20の論理入力ピンはテスト・プログラムによ
つて要求される２進１もしくは２進０を表示する電気信
号を受取り、電力供給ピンは電圧もしくは電流を受取
り、負荷ピンは適切な電気的負荷に接続され、出力ピン
はテスト・プログラムの指示に従つて被テスト装置20か
らの出力を受取る様に条件付けられる。各ドライバ／セ
ンサ18（１）乃至18（Ｎ）はフイードバツク線19によつ
て主プロセツサ10に接続され、検出され得る任意の故障
を解析するための合格／不合格条件が表示される。
一部の従来のテスト装置は第２図のテスト・ベクトル15
Aのための命令もしくはテスト・パターン・フイールド1
5AIを記憶するための手段を有し、線17を介して情報を
主プロセツサ10にフイードバツクして命令によつて局所
メモリ14を制御して、分岐、ループ動作等のデータ制御
を行つている。
Aのための命令もしくはテスト・パターン・フイールド1
5AIを記憶するための手段を有し、線17を介して情報を
主プロセツサ10にフイードバツクして命令によつて局所
メモリ14を制御して、分岐、ループ動作等のデータ制御
を行つている。
ところで、第２図に示した様な従来のテスト装置構造体
の重要な問題はピンの数Ｎが100以上の被テスト装置20
のテストを行うのに局所メモリ14及び大容量メモリ12に
大きなサイズのメモリを必要とする点にある。
の重要な問題はピンの数Ｎが100以上の被テスト装置20
のテストを行うのに局所メモリ14及び大容量メモリ12に
大きなサイズのメモリを必要とする点にある。
超大規模の集積回路の出現によつて、装置上の高度に複
雑な論理回路を適切にテストするのに必要なテスト・サ
イクルの数のために、テスト・ベクトルを収容する局所
メモリ14に何メガバイトもの記憶容量を必要とする様に
なつた。
雑な論理回路を適切にテストするのに必要なテスト・サ
イクルの数のために、テスト・ベクトルを収容する局所
メモリ14に何メガバイトもの記憶容量を必要とする様に
なつた。
この大きな記憶容量を必要とするという問題に対する従
来の１つの解決方法はアルゴリズム的なパターン発生器
を使用するものである。すなわち、テスト・データがメ
モリのテストの様に高度に繰返し性のものである時には
種々の型のパターン発生器がかなり使用されている。し
かしながら、この様なパターン発生器は信号の経路に高
速マルチプレクサを必要とする、もしくは特定のピンに
固定（ハードワイヤード）接続を必要とするのみなら
ず、比較的高価で、柔軟性がなく、ランダムな論理には
適切ではないという欠点がある。
来の１つの解決方法はアルゴリズム的なパターン発生器
を使用するものである。すなわち、テスト・データがメ
モリのテストの様に高度に繰返し性のものである時には
種々の型のパターン発生器がかなり使用されている。し
かしながら、この様なパターン発生器は信号の経路に高
速マルチプレクサを必要とする、もしくは特定のピンに
固定（ハードワイヤード）接続を必要とするのみなら
ず、比較的高価で、柔軟性がなく、ランダムな論理には
適切ではないという欠点がある。
この外に、完全なテストを行うのに必要なよりも少ない
テスト・ベクトルを記憶するためにより小さなテスト装
置メモリを使用して、比較的小さな局所メモリに相継ぐ
テスト段階のためのテスト・ベクトルを順次にロードす
る方法がある。しかしながら、この方法では局所メモリ
の再ロードに追加的な時間を必要とするので、テストの
ための全スループツトが減少する。
テスト・ベクトルを記憶するためにより小さなテスト装
置メモリを使用して、比較的小さな局所メモリに相継ぐ
テスト段階のためのテスト・ベクトルを順次にロードす
る方法がある。しかしながら、この方法では局所メモリ
の再ロードに追加的な時間を必要とするので、テストの
ための全スループツトが減少する。
C.発明が解決しようとする問題点 本発明の目的は改良テスト装置構造体を与える事にあ
る。
る。
本発明の他の目的は、非常に大きなメモリを必要としな
い改良テスト・システムを与えることにある。
い改良テスト・システムを与えることにある。
本発明のさらに他の目的は、テスト・パターン発生器を
必要としない改良テスト装置を与えることにある。
必要としない改良テスト装置を与えることにある。
本発明のさらに他の目的は、巡回決定論理装置を必要と
しない改良テスト装置を与えることにある。
しない改良テスト装置を与えることにある。
本発明のさらに他の目的は、メモリ容量が比較的小さ
く、しかも全体のスループツトを減少しない改良テスト
・システムを与えることにある。
く、しかも全体のスループツトを減少しない改良テスト
・システムを与えることにある。
D.問題点を解決するための手段 本発明はテスト・サイクル間隔のシーケンスを制御する
ためのテスト・サイクル・クロツク、及び被テスト装置
の夫々の端子を複数（Ｎ個）のドライバ／センサ対の夫
々の１つに作動的に接続するテスト装置インターフエイ
スを含み、各ドライバ／センサがデイジタル制御出力を
有するような、プログラム内蔵論理テスト装置に適用さ
れる。この階層テスト・シーケンサは複数（Ｍ個）のク
ラスタ・ワードを記憶するための、アドレス入力、複数
（Ｎ個）の制御ビツト出力及びカウント値出力を有する
変更制御メモリを含む。Ｍ個のクラスタ・ワードの各々
（ｊで示す）のワードは複数（Ｎ個）の変更制御ビツト
ｂ（i,j）及びカウント値Ｃ（ｊ）を含んでいる（ここ
でｉは１乃至Ｎの整数、ｊは１乃至Ｍの整数である）。
ためのテスト・サイクル・クロツク、及び被テスト装置
の夫々の端子を複数（Ｎ個）のドライバ／センサ対の夫
々の１つに作動的に接続するテスト装置インターフエイ
スを含み、各ドライバ／センサがデイジタル制御出力を
有するような、プログラム内蔵論理テスト装置に適用さ
れる。この階層テスト・シーケンサは複数（Ｍ個）のク
ラスタ・ワードを記憶するための、アドレス入力、複数
（Ｎ個）の制御ビツト出力及びカウント値出力を有する
変更制御メモリを含む。Ｍ個のクラスタ・ワードの各々
（ｊで示す）のワードは複数（Ｎ個）の変更制御ビツト
ｂ（i,j）及びカウント値Ｃ（ｊ）を含んでいる（ここ
でｉは１乃至Ｎの整数、ｊは１乃至Ｍの整数である）。
階層テスト・シーケンサは又カウント値出力に応答して
クラスタのワードをアクセスするべく変更制御メモリの
アドレス入力を同期して変更するための、カウント値出
力値に接続した第１の入力、テスト・サイクル・クロツ
クに接続した第２の入力を有する第１のアドレス発生装
置を含む。
クラスタのワードをアクセスするべく変更制御メモリの
アドレス入力を同期して変更するための、カウント値出
力値に接続した第１の入力、テスト・サイクル・クロツ
クに接続した第２の入力を有する第１のアドレス発生装
置を含む。
階層テスト・シーケンサは又複数（Ｎ個）のピン・アド
レス・メモリを含む。このメモリの各々（ｉ）はＮ個の
変更制御ビツトの出力の夫々第ｉ番目のビツトに対応
し、各々アドレス入力及びデータ出力を有し、Ｎ個のピ
ン・アドレス・メモリの第ｉ番目のメモリに第２の複数
の命令アドレス値を記憶する様になつている。この第２
の複数の命令アドレスの数は１からＭ迄のすべてのｊの
値に対して、カウント値Ｃ（ｊ）に変更制御ビツトｂ
（ｉ、ｊ）を掛けた積の和である。
レス・メモリを含む。このメモリの各々（ｉ）はＮ個の
変更制御ビツトの出力の夫々第ｉ番目のビツトに対応
し、各々アドレス入力及びデータ出力を有し、Ｎ個のピ
ン・アドレス・メモリの第ｉ番目のメモリに第２の複数
の命令アドレス値を記憶する様になつている。この第２
の複数の命令アドレスの数は１からＭ迄のすべてのｊの
値に対して、カウント値Ｃ（ｊ）に変更制御ビツトｂ
（ｉ、ｊ）を掛けた積の和である。
階層テスト・シーケンサは又複数（Ｎ個の）の第２のア
ドレス発生装置を含み、各発生装置（ｉ）はＮ個の制御
ビツト出力の対応する第ｉ番目の出力に接続した入力及
びテスト・サイクル・クロツクに接続した入力並びにＮ
個のピン・アドレス・メモリの夫々の第ｉ番目のアドレ
ス入力に接続した出力を有し、変更制御メモリの第ｉ番
目のビツトｂ（i,j）出力の第一の２進値に応答して夫
々の第ｉ番目のアドレス・メモリへのアドレス入力を変
更する。
ドレス発生装置を含み、各発生装置（ｉ）はＮ個の制御
ビツト出力の対応する第ｉ番目の出力に接続した入力及
びテスト・サイクル・クロツクに接続した入力並びにＮ
個のピン・アドレス・メモリの夫々の第ｉ番目のアドレ
ス入力に接続した出力を有し、変更制御メモリの第ｉ番
目のビツトｂ（i,j）出力の第一の２進値に応答して夫
々の第ｉ番目のアドレス・メモリへのアドレス入力を変
更する。
階層テスト・シーケンサは又複数（Ｎ個）のピン制御メ
モリを含む。この各メモリはＮ個のピンアドレスの夫々
の１つ（ｉ）の出力に続したアドレス入力、及びデコー
ダ（ｉ）に接続されたデータ出力を有し、そのデコーダ
の出力はＮ個のドライバ／センサ対の対応する第ｉ番目
の対のデイジタル制御に接続されている。ピン制御メモ
リが命令アドレス値によつてアクセス可能な複数のピン
機能命令を記憶するのに使用される。各命令はテスト・
サイクル間隔の１つの間隔中に夫々のドライバ／センサ
対のテスト機能を制御する。この様にして、複雑な論理
回路のための改良されたテスト装置が与えられる。
モリを含む。この各メモリはＮ個のピンアドレスの夫々
の１つ（ｉ）の出力に続したアドレス入力、及びデコー
ダ（ｉ）に接続されたデータ出力を有し、そのデコーダ
の出力はＮ個のドライバ／センサ対の対応する第ｉ番目
の対のデイジタル制御に接続されている。ピン制御メモ
リが命令アドレス値によつてアクセス可能な複数のピン
機能命令を記憶するのに使用される。各命令はテスト・
サイクル間隔の１つの間隔中に夫々のドライバ／センサ
対のテスト機能を制御する。この様にして、複雑な論理
回路のための改良されたテスト装置が与えられる。
E.実施例 第１図は第1A図及び第1B図の組合せ方法を示す。第１図
（以下組合した第1A図、第1B図の事をさす）は大容量メ
モリ32に接続され、バス33によつて変更制御メモリ32に
接続された主プロセツサ30を含むプログラム内蔵の複雑
な論理回路テスト装置を示す。バス33は又ピン・アドレ
ス・メモリ42（１）乃至42（Ｎ）及びピン制御メモリ44
（１）乃至44（Ｎ）に接続されている。第１図のシステ
ムはさらにテスト・サイクル間隔のシーケンスを制御
し、主プロセツサ30に、そして線35を介してアドレス発
生装置38及びアドレス発生装置40（１）乃至40（Ｎ）に
接続される出力を有するテスト・サイクル・クロツク34
を含。
（以下組合した第1A図、第1B図の事をさす）は大容量メ
モリ32に接続され、バス33によつて変更制御メモリ32に
接続された主プロセツサ30を含むプログラム内蔵の複雑
な論理回路テスト装置を示す。バス33は又ピン・アドレ
ス・メモリ42（１）乃至42（Ｎ）及びピン制御メモリ44
（１）乃至44（Ｎ）に接続されている。第１図のシステ
ムはさらにテスト・サイクル間隔のシーケンスを制御
し、主プロセツサ30に、そして線35を介してアドレス発
生装置38及びアドレス発生装置40（１）乃至40（Ｎ）に
接続される出力を有するテスト・サイクル・クロツク34
を含。
第１図のシステムはさらに概略的に破線31によつて示し
たテスト装置インターフエイスを含む。このインターフ
エイスは被テスト装置20の端子ピン１乃至ピンＮを複数
（Ｎ個）のドライバ／センサ対46（１）乃至46（Ｎ）の
夫々の１つに作動的に接続する複数（Ｎ個）の接点を有
する。各ドライバ／センサ対はデイジタル制御入力及び
テストの結果を線37を介して主プロセツサ30に転送する
出力を有するデコーダを含んでいる。
たテスト装置インターフエイスを含む。このインターフ
エイスは被テスト装置20の端子ピン１乃至ピンＮを複数
（Ｎ個）のドライバ／センサ対46（１）乃至46（Ｎ）の
夫々の１つに作動的に接続する複数（Ｎ個）の接点を有
する。各ドライバ／センサ対はデイジタル制御入力及び
テストの結果を線37を介して主プロセツサ30に転送する
出力を有するデコーダを含んでいる。
階層テスト・シーケンサはさらにアドレス発生装置38に
接続したアドレス入力41並びに複数（Ｎ個）の制御ビッ
ト出力39（１）乃至39（Ｎ）及びカウント値出力43を有
する変更制御メモリ36を含んでいる。変更制御メモリ36
は複数（Ｍ個）のクラスタ・ワードＷ（１）乃至Ｗ
（Ｍ）を記憶する。Ｍ個のクラスタ・ワードの第ｉ番目
のクラスタ・ワードは複数（Ｎ個）の変更制御ビツトｆ
（ｉ、ｊ）及びカウント値Ｃ（ｊ）を含む。ここでｉは
１からＮ迄の整数及びｊは１からＭ迄の整数である。第
１図の階層テスト・シーケンサはさらに変更制御メモリ
36のカウント値出力43に接続した入力及びテスト・サイ
クル・クロツク34に接続した第２の入力35を有する第１
のアドレス発生装置38を含む。第１のアドレス発生装置
38の機能は線43上の出力であるカウント値Ｃ（ｊ）に応
答して変更制御メモリ36のアドレス入力41に印加される
アドレスを同期的に変更して、変更制御メモリ36中に記
憶したクラスタ・ワードＷ（ｊ）をアクセスする事であ
る。アドレス発生装置38はカウント値Ｃ（ｊ）の値だけ
同じクラスタ・ワードＷ（ｊ）を繰返しアクセスする。
さらにアドレス発生装置38は番号が連続するクラスタ・
ワードもしくは連続しないクラスタ・ワードである異な
るクラスタ・ワードＷ（ｋ）をアクセス出来る。第１図
の階層テスト・シーケンサは各々Ｎ個の変更制御ビツト
出力39（１）乃至39（Ｎ）の夫々の１つに対応する複数
（Ｎ個）のピン・アドレス・メモリ42（１）乃至42
（Ｎ）を含む。各ピン・アドレス・メモリはアドレス入
力及びデータ出力を有し、さらにピン・アドレス・メモ
リはバス33に接続されていて、該ピン・アドレス・メモ
リ中に記憶した内容を変更出来る様になつている。各ピ
ン・アドレス・メモリは第２の複数の命令アドレス値を
記憶している。例えば、Ｎ個のピン・アドレス・メモリ
42（１）乃至42（Ｎ）の第ｉ番目のメモリは第２の複数
の命令のアドレス値を含んでいる。この第２の複数のア
ドレスの数は第ｉ番目のピン・アドレス・メモリに関し
ては、１からＭ迄のすべてのｊの値についてＣ（ｊ）に
変更制御ビツトｂ（ｉ、ｊ）の値を掛けた積の和であ
る。
接続したアドレス入力41並びに複数（Ｎ個）の制御ビッ
ト出力39（１）乃至39（Ｎ）及びカウント値出力43を有
する変更制御メモリ36を含んでいる。変更制御メモリ36
は複数（Ｍ個）のクラスタ・ワードＷ（１）乃至Ｗ
（Ｍ）を記憶する。Ｍ個のクラスタ・ワードの第ｉ番目
のクラスタ・ワードは複数（Ｎ個）の変更制御ビツトｆ
（ｉ、ｊ）及びカウント値Ｃ（ｊ）を含む。ここでｉは
１からＮ迄の整数及びｊは１からＭ迄の整数である。第
１図の階層テスト・シーケンサはさらに変更制御メモリ
36のカウント値出力43に接続した入力及びテスト・サイ
クル・クロツク34に接続した第２の入力35を有する第１
のアドレス発生装置38を含む。第１のアドレス発生装置
38の機能は線43上の出力であるカウント値Ｃ（ｊ）に応
答して変更制御メモリ36のアドレス入力41に印加される
アドレスを同期的に変更して、変更制御メモリ36中に記
憶したクラスタ・ワードＷ（ｊ）をアクセスする事であ
る。アドレス発生装置38はカウント値Ｃ（ｊ）の値だけ
同じクラスタ・ワードＷ（ｊ）を繰返しアクセスする。
さらにアドレス発生装置38は番号が連続するクラスタ・
ワードもしくは連続しないクラスタ・ワードである異な
るクラスタ・ワードＷ（ｋ）をアクセス出来る。第１図
の階層テスト・シーケンサは各々Ｎ個の変更制御ビツト
出力39（１）乃至39（Ｎ）の夫々の１つに対応する複数
（Ｎ個）のピン・アドレス・メモリ42（１）乃至42
（Ｎ）を含む。各ピン・アドレス・メモリはアドレス入
力及びデータ出力を有し、さらにピン・アドレス・メモ
リはバス33に接続されていて、該ピン・アドレス・メモ
リ中に記憶した内容を変更出来る様になつている。各ピ
ン・アドレス・メモリは第２の複数の命令アドレス値を
記憶している。例えば、Ｎ個のピン・アドレス・メモリ
42（１）乃至42（Ｎ）の第ｉ番目のメモリは第２の複数
の命令のアドレス値を含んでいる。この第２の複数のア
ドレスの数は第ｉ番目のピン・アドレス・メモリに関し
ては、１からＭ迄のすべてのｊの値についてＣ（ｊ）に
変更制御ビツトｂ（ｉ、ｊ）の値を掛けた積の和であ
る。
第１図の階層テスト・シーケンサはさらに複数（Ｎ個）
の第２のアドレス発生装置40（１）乃至40（Ｎ）を含ん
でいる。第２のアドレス発生装置の各々（ｉ）はＮ個の
制御ビツト出力39（１）乃至39（Ｎ）の夫々の第ｉ番目
の出力に接続した入力及びテスト・サイクル・クロツク
34に接続した入力35を有する。さらに第２のアドレス発
生装置40（１）及び40（Ｎ）の各々（ｉ）はＮ個のピン
・アドレス・メモリ42（１）乃至42（Ｎ）の第ｉ番目の
メモリに接続した出力を有する第２のアドレス発生装置
40（１）乃至40（Ｎ）の機能は変更制御メモリ36の第ｉ
番目の変更制御ビツトｂ（ｉ、ｊ）出力の第一の２進
「１」に応答して夫々第ｉ番目のピン・アドレス・メモ
リ42（ｉ）のアドレス入力を変更する事にある。
の第２のアドレス発生装置40（１）乃至40（Ｎ）を含ん
でいる。第２のアドレス発生装置の各々（ｉ）はＮ個の
制御ビツト出力39（１）乃至39（Ｎ）の夫々の第ｉ番目
の出力に接続した入力及びテスト・サイクル・クロツク
34に接続した入力35を有する。さらに第２のアドレス発
生装置40（１）及び40（Ｎ）の各々（ｉ）はＮ個のピン
・アドレス・メモリ42（１）乃至42（Ｎ）の第ｉ番目の
メモリに接続した出力を有する第２のアドレス発生装置
40（１）乃至40（Ｎ）の機能は変更制御メモリ36の第ｉ
番目の変更制御ビツトｂ（ｉ、ｊ）出力の第一の２進
「１」に応答して夫々第ｉ番目のピン・アドレス・メモ
リ42（ｉ）のアドレス入力を変更する事にある。
第１図の階層テスト・シーケンサはさらに複数（Ｎ個）
のピン制御メモリ44（１）乃至44（Ｎ）を含んでいる。
各ピン制御メモリｉはＮ個のピン・アドレス・メモリ42
（１）乃至42（Ｎ）の第ｉ番目のメモリの出力に接続し
たアドレス・入力を有する。各ピン制御メモリ（ｉ）は
Ｎ個のドライバ／センサ対46（１）乃至46（Ｎ）の第ｉ
番目に対応するデコーダの入力に接続したデータ出力を
有する。ピン制御メモリの機能は対応するピン・アドレ
ス・メモリ42（１）乃至42（Ｎ）中の命令アドレス値に
よつてアクセスする複数のピン機能命令を記憶する事で
ある。ピン制御メモリ中の各命令はテスト・サイクル・
クロツク34によつて発生したテスト・サイクル間隔の１
つの間隔中に夫々のドライバ／センサ46（１）乃至46
（Ｎ）のテスト機能を制御する事である。ピン制御メモ
リからの命令はドライバ／センサ対46（１）乃至46
（Ｎ）のデコーダによつて解読される。
のピン制御メモリ44（１）乃至44（Ｎ）を含んでいる。
各ピン制御メモリｉはＮ個のピン・アドレス・メモリ42
（１）乃至42（Ｎ）の第ｉ番目のメモリの出力に接続し
たアドレス・入力を有する。各ピン制御メモリ（ｉ）は
Ｎ個のドライバ／センサ対46（１）乃至46（Ｎ）の第ｉ
番目に対応するデコーダの入力に接続したデータ出力を
有する。ピン制御メモリの機能は対応するピン・アドレ
ス・メモリ42（１）乃至42（Ｎ）中の命令アドレス値に
よつてアクセスする複数のピン機能命令を記憶する事で
ある。ピン制御メモリ中の各命令はテスト・サイクル・
クロツク34によつて発生したテスト・サイクル間隔の１
つの間隔中に夫々のドライバ／センサ46（１）乃至46
（Ｎ）のテスト機能を制御する事である。ピン制御メモ
リからの命令はドライバ／センサ対46（１）乃至46
（Ｎ）のデコーダによつて解読される。
次に第３図を参照すると、各々のピン制御メモリ44
（ｉ）は16個迄の重複しないテスト機能を与えるのに十
分な容量を有する事が明らかである。この数は必ずしも
構造上の設計限界ではないが、多くの製品の設計にとつ
て十分な数のテスト機能を与える事がわかつている。16
個の機能の中にはピンに論理１、論理０、正のパルス、
負のパルスを与える、２進１、２進０及び電圧パルスを
期待する、再トリガする等が含まれる。
（ｉ）は16個迄の重複しないテスト機能を与えるのに十
分な容量を有する事が明らかである。この数は必ずしも
構造上の設計限界ではないが、多くの製品の設計にとつ
て十分な数のテスト機能を与える事がわかつている。16
個の機能の中にはピンに論理１、論理０、正のパルス、
負のパルスを与える、２進１、２進０及び電圧パルスを
期待する、再トリガする等が含まれる。
さらに本発明に従い、各ピン制御メモリ44（ｉ）はコン
フイギユレータ（構成装置）50（ｉ）を介して、対応す
るピン・アドレス・メモリ42（ｉ）によつてアドレスさ
れる。コンフイギユレータ50（ｉ）はピン制御メモリ44
（ｉ）をアドレスするのに使用される１乃至４ビツトを
選択する様にプログラムされている。特定のピン及び部
品番号のために使用される機能はピン制御メモリの下位
のアドレス中に記憶される。従つて、装置20の或るピン
が唯２つのテスト機能を必要とする場合には、このピン
をテストするのには各テスト・ベクトルに対して唯１つ
のアドレス・ビツトを使用すればよい。ピン・アドレス
・メモリ・メモリ・アドレス・レジスタ52（ｉ）は変更
カウンタ54（ｉ）によつて順次変更され、変更カウンタ
54（ｉ）は変更制御メモリ36からの信号に基づいてイン
クレメントされる。被テスト装置の特定のピンのための
ベクトルの特定の変更制御ビツトに記憶した２進１が変
更カウンタ（ｉ）のための信号を与える。変更制御メモ
リ36はテスト装置の設計を満足するサイズのものであ
る。変更制御メモリ36中には又線43を介してアドレス発
生装置38に与えられるカウント値出力の大きさに応答し
て特定の変更ベクトルを任意の回数繰返させるためのカ
ウント値フイールドを含んでいる。例えば、装置20の代
表的なレベル感知走査設計テストを行うためには120ビ
ツト幅×100ベクトル深さ（即ち120002進ビツト）のメ
モリを必要とする。ピン・アドレス・メモリ42（ｉ）は
（従来の略3000000ビツトに対して）被テスト装置の各
ピンに対して略7500ビツト、総数91200ビツトを含めば
よい。ピンのデータを解読するには実時間アルゴリズム
を必要としないので、ピン・アドレス・メモリ42（ｉ）
は低速、低コスト、高密度の介在メモリ部品で構成出来
る。
フイギユレータ（構成装置）50（ｉ）を介して、対応す
るピン・アドレス・メモリ42（ｉ）によつてアドレスさ
れる。コンフイギユレータ50（ｉ）はピン制御メモリ44
（ｉ）をアドレスするのに使用される１乃至４ビツトを
選択する様にプログラムされている。特定のピン及び部
品番号のために使用される機能はピン制御メモリの下位
のアドレス中に記憶される。従つて、装置20の或るピン
が唯２つのテスト機能を必要とする場合には、このピン
をテストするのには各テスト・ベクトルに対して唯１つ
のアドレス・ビツトを使用すればよい。ピン・アドレス
・メモリ・メモリ・アドレス・レジスタ52（ｉ）は変更
カウンタ54（ｉ）によつて順次変更され、変更カウンタ
54（ｉ）は変更制御メモリ36からの信号に基づいてイン
クレメントされる。被テスト装置の特定のピンのための
ベクトルの特定の変更制御ビツトに記憶した２進１が変
更カウンタ（ｉ）のための信号を与える。変更制御メモ
リ36はテスト装置の設計を満足するサイズのものであ
る。変更制御メモリ36中には又線43を介してアドレス発
生装置38に与えられるカウント値出力の大きさに応答し
て特定の変更ベクトルを任意の回数繰返させるためのカ
ウント値フイールドを含んでいる。例えば、装置20の代
表的なレベル感知走査設計テストを行うためには120ビ
ツト幅×100ベクトル深さ（即ち120002進ビツト）のメ
モリを必要とする。ピン・アドレス・メモリ42（ｉ）は
（従来の略3000000ビツトに対して）被テスト装置の各
ピンに対して略7500ビツト、総数91200ビツトを含めば
よい。ピンのデータを解読するには実時間アルゴリズム
を必要としないので、ピン・アドレス・メモリ42（ｉ）
は低速、低コスト、高密度の介在メモリ部品で構成出来
る。
本発明の追加の特徴はシステムのデバツグに必要で又ク
ラスタ・ワードの繰返し使用も可能とする一組のテスト
・ベクトルをループさせる能力である。この能力はルー
プ・メモリ56（ｉ）及びループ開始レジスタ58（ｉ）を
与える事によって与えられる。ループ・メモリ56（ｉ）
はピン・アドレス・メモリ42（ｉ）のループの最初のｎ
個のベクトルを置換え、他方ループ開始レジスタ58
（ｉ）はループ・メモリ56（ｉ）中の終りアドレスに一
致するピン・アドレス・メモリ56（ｉ）のアドレスから
データを読取る。ループは変更制御メモリ36のカウント
・フイールド中のベクトルの数だけ実行して、変更ルー
プ・レジスタ中に含まれたアドレスから出発して主プロ
セツサ10もしくはカウント＝０によつて中断される迄続
けられる。一致モード及びこの分野で周知の任意の他の
モードの様な追加の機能もこの構造によつて具体化出来
る。
ラスタ・ワードの繰返し使用も可能とする一組のテスト
・ベクトルをループさせる能力である。この能力はルー
プ・メモリ56（ｉ）及びループ開始レジスタ58（ｉ）を
与える事によって与えられる。ループ・メモリ56（ｉ）
はピン・アドレス・メモリ42（ｉ）のループの最初のｎ
個のベクトルを置換え、他方ループ開始レジスタ58
（ｉ）はループ・メモリ56（ｉ）中の終りアドレスに一
致するピン・アドレス・メモリ56（ｉ）のアドレスから
データを読取る。ループは変更制御メモリ36のカウント
・フイールド中のベクトルの数だけ実行して、変更ルー
プ・レジスタ中に含まれたアドレスから出発して主プロ
セツサ10もしくはカウント＝０によつて中断される迄続
けられる。一致モード及びこの分野で周知の任意の他の
モードの様な追加の機能もこの構造によつて具体化出来
る。
本発明の動作は第４図を参照してより完全に理解出来よ
う。第４図は簡単な４端子レベル感知走査設計型（LSS
D）の装置20を示している。レベル感知走査設計型のテ
ストについては例えば米国特許第3783254号及び米国特
許第3761695号に説明がある。第４図で、５個のクラス
タ・ワードＷ（１）乃至Ｗ（５）が変更制御メモリ36中
に示されている。被テスト装置は４つのピンPO、PI、SI
及びSOを有するものとする。ピンPOは被テスト装置20の
主出力であり、例えば３つの状態の認識だけが必要とさ
れているものとする。第１の状態は“期待0"、第２は
“期待1"及び第３は未知の状態を表わす“期待X"であ
る。PIピンは被テスト装置への主入力ピンであり、２つ
の状態への強制が必要とされているものである。第１の
状態は“強制0"、第２は“強制1"である。SIピンはレベ
ル感知走査設計（LSSD）シフト入力ピンであり、２つの
状態の強制が必要とされている。第１の状態は強制０で
あり、第２の状態は強制１である。SOピンはLSSDシフト
出力ピンであり、２つの状態の認識が要求されている。
第１の状態は期待０、第２は期待１である。
う。第４図は簡単な４端子レベル感知走査設計型（LSS
D）の装置20を示している。レベル感知走査設計型のテ
ストについては例えば米国特許第3783254号及び米国特
許第3761695号に説明がある。第４図で、５個のクラス
タ・ワードＷ（１）乃至Ｗ（５）が変更制御メモリ36中
に示されている。被テスト装置は４つのピンPO、PI、SI
及びSOを有するものとする。ピンPOは被テスト装置20の
主出力であり、例えば３つの状態の認識だけが必要とさ
れているものとする。第１の状態は“期待0"、第２は
“期待1"及び第３は未知の状態を表わす“期待X"であ
る。PIピンは被テスト装置への主入力ピンであり、２つ
の状態への強制が必要とされているものである。第１の
状態は“強制0"、第２は“強制1"である。SIピンはレベ
ル感知走査設計（LSSD）シフト入力ピンであり、２つの
状態の強制が必要とされている。第１の状態は強制０で
あり、第２の状態は強制１である。SOピンはLSSDシフト
出力ピンであり、２つの状態の認識が要求されている。
第１の状態は期待０、第２は期待１である。
動作について説明すると、変更制御メモリ36中のクラス
タ・ワードＷ（１）によつて対応するピン・アドレス・
メモリ42（PI）及び42（PO）は各々２サイクルを読取
り、ピン制御メモリ44（PO）はピン電子装置のPOピンに
命令「期待Ｘ」、続いて「期待０」を与え、ピン・アド
レス・メモリ42（PI）はピン制御メモリ44（PI）からPI
ピンに命令「強制１」続いて「強制１」を出力する。同
じ２つのテスト・サイクル中に、ピン・アドレス・メモ
リ42（SI）及び42（SO）はインクレメントされず、従つ
てピン制御メモリ44（SI）はピン電子装置のSIピンに命
令「強制１」続いて「強制１」を出力し、ピン制御メモ
リ44（SO）はSOピンに命令「期待０」続いて「期待０」
を出力する。
タ・ワードＷ（１）によつて対応するピン・アドレス・
メモリ42（PI）及び42（PO）は各々２サイクルを読取
り、ピン制御メモリ44（PO）はピン電子装置のPOピンに
命令「期待Ｘ」、続いて「期待０」を与え、ピン・アド
レス・メモリ42（PI）はピン制御メモリ44（PI）からPI
ピンに命令「強制１」続いて「強制１」を出力する。同
じ２つのテスト・サイクル中に、ピン・アドレス・メモ
リ42（SI）及び42（SO）はインクレメントされず、従つ
てピン制御メモリ44（SI）はピン電子装置のSIピンに命
令「強制１」続いて「強制１」を出力し、ピン制御メモ
リ44（SO）はSOピンに命令「期待０」続いて「期待０」
を出力する。
第１のクラスタ・ワードＷ（１）はその中のカウント値
によつて指示されている様に２サイクル分有効である。
最初の２サイクル後、カウント値は０になり、従つてア
ドレス発生装置38は第２のクラスタ・ワードＷ（２）の
アドレツシングを生ずる。第２のクラスタ・ワードＷ
（２）からピン・アドレス・メモリ42（PO）、42（SI）
及び42（SO）は各々１だけインクレメントされる事が明
らかである。それはピンPO、SI、SOに対応する変更制御
ビツトの２進値が１だからである。しかしながら第２の
クラスタ・ワード（２）はピンPIに対応する変更制御ビ
ツトが０であるから、ピン・アドレス・メモリ42（PI）
は第３のテスト・サイクルではインクレメントされな
い。第２のクラスタ・ワードのカウント値は１であるか
ら、クラスタ・ワードは単一テスト・サイクル、即ち第
３のテスト・サイクルだけ有効である。第３のテスト・
サイクルが完了すると、アドレス発生装置38は第３のク
ラスタ・ワードＷ（３）をアクセスする。
によつて指示されている様に２サイクル分有効である。
最初の２サイクル後、カウント値は０になり、従つてア
ドレス発生装置38は第２のクラスタ・ワードＷ（２）の
アドレツシングを生ずる。第２のクラスタ・ワードＷ
（２）からピン・アドレス・メモリ42（PO）、42（SI）
及び42（SO）は各々１だけインクレメントされる事が明
らかである。それはピンPO、SI、SOに対応する変更制御
ビツトの２進値が１だからである。しかしながら第２の
クラスタ・ワード（２）はピンPIに対応する変更制御ビ
ツトが０であるから、ピン・アドレス・メモリ42（PI）
は第３のテスト・サイクルではインクレメントされな
い。第２のクラスタ・ワードのカウント値は１であるか
ら、クラスタ・ワードは単一テスト・サイクル、即ち第
３のテスト・サイクルだけ有効である。第３のテスト・
サイクルが完了すると、アドレス発生装置38は第３のク
ラスタ・ワードＷ（３）をアクセスする。
第４図のクラスタ・ワードＷ（３）から明らかな様に、
ピン・アドレス・メモリ42（SI）及び42（SO）は各々相
継いで２サイクル分インクレメントされ、他方ピン・ア
ドレス・メモリ42（PO）及び42（PI）はその２サイクル
の間即ち第４及び第５サイクルではインクレメントされ
ない。第３のクラスタ・ワードＷ（３）のカウント値は
２であるから、この例のシーケンスの第５テスト・サイ
クルの完了後は、アドレス発生装置38は第４のクラスタ
・ワードＷ（４）のSIピン及びSOピンに対応する変更制
御ビツトは２進０であり、POピン及びPIに対応する変更
制御ビツトは２進１である。第４のクラスタ・ワードＷ
（４）のカウント値は２であるから、第４のクラスタ・
ワード（４）は続く２テスト・サイクルの間、即ち第６
及び第７のテスト・サイクルの間有効である。この例の
第６及び第７のテスト・サイクル中、ピン・アドレス・
メモリ42（PO）は２回インクレメントされ、ピン・アド
レス・メモリ42（SI）及び42（SO）はインクレメントさ
れない。
ピン・アドレス・メモリ42（SI）及び42（SO）は各々相
継いで２サイクル分インクレメントされ、他方ピン・ア
ドレス・メモリ42（PO）及び42（PI）はその２サイクル
の間即ち第４及び第５サイクルではインクレメントされ
ない。第３のクラスタ・ワードＷ（３）のカウント値は
２であるから、この例のシーケンスの第５テスト・サイ
クルの完了後は、アドレス発生装置38は第４のクラスタ
・ワードＷ（４）のSIピン及びSOピンに対応する変更制
御ビツトは２進０であり、POピン及びPIに対応する変更
制御ビツトは２進１である。第４のクラスタ・ワードＷ
（４）のカウント値は２であるから、第４のクラスタ・
ワード（４）は続く２テスト・サイクルの間、即ち第６
及び第７のテスト・サイクルの間有効である。この例の
第６及び第７のテスト・サイクル中、ピン・アドレス・
メモリ42（PO）は２回インクレメントされ、ピン・アド
レス・メモリ42（SI）及び42（SO）はインクレメントさ
れない。
第７のテスト・サイクル後、アドレス発生装置38は第５
のクラスタ・ワードＷ（５）をアクセスする。第５のク
ラスタ・ワードＷ（５）のカウント値は３であるから、
これ等のクラスタ・ワードは３つの連続テスト・サイク
ルの間、即ち第８、第９及び第10のテスト・サイクルの
間有効である。これ等の３つのテスト・サイクル中はPO
ピン、SIピン及びSOピンに対応する変更制御ビツトは２
進１に等しいから、ピン・アドレス・メモリ42（PO）、
42（SI）及び42（SO）は各々３回インクレメントされ、
他方、PIピンに対応する変更制御ビツトの２進値は２進
０であるから、ピン・アドレス・メモリ42（PI）はこれ
等の３テスト・サイクル中はインクレメントされない。
のクラスタ・ワードＷ（５）をアクセスする。第５のク
ラスタ・ワードＷ（５）のカウント値は３であるから、
これ等のクラスタ・ワードは３つの連続テスト・サイク
ルの間、即ち第８、第９及び第10のテスト・サイクルの
間有効である。これ等の３つのテスト・サイクル中はPO
ピン、SIピン及びSOピンに対応する変更制御ビツトは２
進１に等しいから、ピン・アドレス・メモリ42（PO）、
42（SI）及び42（SO）は各々３回インクレメントされ、
他方、PIピンに対応する変更制御ビツトの２進値は２進
０であるから、ピン・アドレス・メモリ42（PI）はこれ
等の３テスト・サイクル中はインクレメントされない。
上述の様に、ピン・アドレス・メモリに記憶されている
各命令のアドレスは対応するピンに対して遂行されるテ
スト機能の数を完全にアドレスするのに必要なだけの２
進ビツトを含んでいる。例えば第４図の例のPOピンは３
つのテスト機能の遂行を必要とするので、ピン・アドレ
ス・メモリ42（PO）中に記憶した各アドレスは２ビツト
を含む。これ等の２ビツトはピン制御メモリ44（PO）中
に示した４つ迄の機能をアクセス出来る。これに対し
て、PIピンに対して遂行されるテスト機能はわずか２つ
であるから、ピン・アドレス・メモリ42（PI）中に記憶
する各アドレスは長さが１ビツトでよく、これによつて
第１のテスト機能もしくは第２のテスト機能を完全にア
ドレス出来る。従つて特定のピンをテストする過程中に
遂行されるべき複数（Ｆ個）の機能があつてＦの大きさ
が2k以下の時は、ピン・アドレス・メモリ中に記憶され
る各アドレスはｋビツト以上を必要としない。
各命令のアドレスは対応するピンに対して遂行されるテ
スト機能の数を完全にアドレスするのに必要なだけの２
進ビツトを含んでいる。例えば第４図の例のPOピンは３
つのテスト機能の遂行を必要とするので、ピン・アドレ
ス・メモリ42（PO）中に記憶した各アドレスは２ビツト
を含む。これ等の２ビツトはピン制御メモリ44（PO）中
に示した４つ迄の機能をアクセス出来る。これに対し
て、PIピンに対して遂行されるテスト機能はわずか２つ
であるから、ピン・アドレス・メモリ42（PI）中に記憶
する各アドレスは長さが１ビツトでよく、これによつて
第１のテスト機能もしくは第２のテスト機能を完全にア
ドレス出来る。従つて特定のピンをテストする過程中に
遂行されるべき複数（Ｆ個）の機能があつてＦの大きさ
が2k以下の時は、ピン・アドレス・メモリ中に記憶され
る各アドレスはｋビツト以上を必要としない。
第４図に示した例から明らかな様に、変更制御メモリ36
中に記憶した５個のクラスタ・ワードは従来のテスト装
置に使用した10個のテスト・ベクトルに相当するテスト
機能を与える事が出来る。
中に記憶した５個のクラスタ・ワードは従来のテスト装
置に使用した10個のテスト・ベクトルに相当するテスト
機能を与える事が出来る。
F.発明の効果 以上のように、本発明の階層テスト構造体は高速度テス
トを可能にする。それは階層メモリ中に含まれるデータ
だけを変更すればよいからである。又本発明のテスト装
置は従来技術によるよりも小さなメモリでテストのスル
ープツトを改善する。
トを可能にする。それは階層メモリ中に含まれるデータ
だけを変更すればよいからである。又本発明のテスト装
置は従来技術によるよりも小さなメモリでテストのスル
ープツトを改善する。
第１図は第1A図及び第1B図の組合せを示した図であり、
第1A図及び第1B図は第１図の様に組合した時に本発明の
階層テスト装置構造体を示すシステム・ブロツク図であ
る。第２図は従来のテスト構造体のブロツク図である。
第３図は本発明の階層テスト装置のより詳細な論理ブロ
ツク図である。第４図は本発明の動作を示すデータの流
れ図である。 20……テストされるべき装置、30……主プロセツサ、32
……大容量メモリ、34……テスト・サイクル・クロツ
ク、36……変更制御メモリ、38……アドレス発生装置、
40……第２のアドレス発生装置、42……ピン・アドレス
・メモリ、44……ピン制御メモリ、46……ドライバ／セ
ンサ対。
第1A図及び第1B図は第１図の様に組合した時に本発明の
階層テスト装置構造体を示すシステム・ブロツク図であ
る。第２図は従来のテスト構造体のブロツク図である。
第３図は本発明の階層テスト装置のより詳細な論理ブロ
ツク図である。第４図は本発明の動作を示すデータの流
れ図である。 20……テストされるべき装置、30……主プロセツサ、32
……大容量メモリ、34……テスト・サイクル・クロツ
ク、36……変更制御メモリ、38……アドレス発生装置、
40……第２のアドレス発生装置、42……ピン・アドレス
・メモリ、44……ピン制御メモリ、46……ドライバ／セ
ンサ対。
Claims (1)
- 【請求項１】テストサイクル間隔のシーケンスを制御す
るテストサイクルクロック、テストされるべき装置の夫
々の端子をおのおのデジタル制御入力を有する複数（Ｎ
個）のドライバ／センサ対の各々の一つに接続する複数
（Ｎ個）のコンタクトを有するテスト装置インターフェ
ースを有するプログラム内蔵論理回路のテスト装置にお
いて、 各クラスタワード（Ｗ（ｊ））が複数（Ｎ個）の変更制
御ビットｂ（i,j）およびカウント値Ｃ（ｊ）を含んで
なる、複数（Ｍ個）のクラスタワードを記憶するため
の、アドレス入力、複数（Ｎ個）の制御ビット出力およ
びカウント値出力を有する変更制御メモリと、 上記カウント値出力に接続した第一の入力および上記テ
ストサイクルクロックに接続した第二の入力を有し、上
記カウント値出力に応答して上記変更制御メモリの上記
アドレス入力に印加されるアドレスを同期的に変更して
上記クラスタワードをアクセスする第一のアドレス発生
装置と、 各々上記Ｎ個の変更制御ビット出力の夫々の（第ｉ番
目）の出力に対応し、それぞれアドレス入力およびデー
タ出力を有し、１からＭまでのすべての値に対する、上
記カウント値Ｃ（ｊ）に上記変更制御ビットｂ（i,j）
を乗じた積の和に等しい複数の数の命令アドレス値を記
憶する複数（Ｎ個）のピンアドレスメモリと、 各々上記Ｎ個の制御ビット出力の対応する第ｉ番目の出
力に接続した入力、上記テストサイクルクロックに接続
した入力および上記Ｎ個のピンアドレスメモリのそれぞ
れ第ｉ番目のメモリの上記アドレス入力に接続した出力
を有し、上記変更制御メモリによって与えられる第ｉ番
目の変更制御ビットｂ（i,j）出力の特定の２進値に応
答して上記第ｉ番目のピンアドレスメモリを変更するた
めの複数（Ｎ個）の第二のアドレス発生装置と、 各々上記Ｎ個のピンアドレスメモリの第ｉ番目のメモリ
の出力に接続したアドレス入力および上記ドライバ／セ
ンサ対の夫々（第ｉ番目）の対に接続したデータ出力を
有し、上記命令アドレス値によってアクセス可能で、上
記テストサイクル間隔の一つの間隔に上記夫々のドライ
バ／センサ対のテスト機能を制御する、複数のピン機能
命令を記憶するための複数（Ｎ個）のピン制御メモリと
からなる、 階層テストシーケンサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US786428 | 1985-10-11 | ||
| US06/786,428 US4682330A (en) | 1985-10-11 | 1985-10-11 | Hierarchical test system architecture |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6288972A JPS6288972A (ja) | 1987-04-23 |
| JPH0682147B2 true JPH0682147B2 (ja) | 1994-10-19 |
Family
ID=25138546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61185433A Expired - Lifetime JPH0682147B2 (ja) | 1985-10-11 | 1986-08-08 | 階層テスト・シ−ケンサ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4682330A (ja) |
| EP (1) | EP0222084B1 (ja) |
| JP (1) | JPH0682147B2 (ja) |
| CA (1) | CA1251282A (ja) |
| DE (1) | DE3684237D1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0337023A1 (en) * | 1983-11-25 | 1989-10-18 | Giordano Associates, Inc. | Decompaction of stored test data in automatic test systems |
| IE851998L (en) * | 1985-08-14 | 1987-05-11 | Francis Anthony Purcell | Test apparatus for electronic equipment |
| US4763124A (en) * | 1986-03-06 | 1988-08-09 | Grumman Aerospace Corporation | Signal distribution system hybrid relay controller/driver |
| CA1259680A (en) * | 1986-05-06 | 1989-09-19 | Mosaid Technologies Inc. | Digital signal scrambler |
| US4730318A (en) * | 1986-11-24 | 1988-03-08 | International Business Machines Corporation | Modular organized storage tester |
| US4856001A (en) * | 1987-05-29 | 1989-08-08 | Zehntel, Inc. | Digital in-circuit tester having channel-memory earse-preventer |
| US5563524A (en) * | 1989-05-19 | 1996-10-08 | A.T.E. Solutions, Inc. | Apparatus for testing electric circuits |
| US5151903A (en) * | 1989-09-28 | 1992-09-29 | Texas Instruments Incorporated | High efficiency pattern sequence controller for automatic test equipment |
| US5127011A (en) * | 1990-01-12 | 1992-06-30 | International Business Machines Corporation | Per-pin integrated circuit test system having n-bit interface |
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