JP4130711B2 - 半導体試験装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、被試験デバイスのシステムＬＳＩを高スループットで試験できる半導体試験装置に関する。
【０００２】
【従来の技術】
従来技術の例について、図３と図４とを参照して説明する。
最初に、従来の半導体試験装置の概略ブロック構成と、被試験デバイスのシステムＬＳＩについて説明する。
図３に示すように、従来の半導体試験装置は、テスタプロセッサ１０と、タイミングジェネレータ２１、２２と、ＳＱＰＧ３１と、ＡＬＰＧ３２と、ＭＩＸＵ３３と、フォーマットコントロール４１、４２と、デジタルコンペア５１、５２と、ピンエレクトロニクス６０とにより構成している。
【０００３】
そして、被試験デバイスのシステムＬＳＩを試験している。
また、システムＬＳＩは、ロジック部と、メモリ部と、アナログ部とで構成され、例えば１２８ピンある。
但し、図を簡明とするために、図３のシステムＬＳＩは、ロジック部のＩ／Ｏピンが１ピン、メモリ部のＩ／Ｏピンが１ピン、アナログ部の入力ピンが１ピン、アナログ部の出力ピンが１ピンの合計４ピンとして、他のピンは省略している。
【０００４】
一般に、システムＬＳＩの試験項目としては、ロジック部の試験であるファンクションテストと、メモリ部の試験であるメモリテストと、アナログ部の試験であるアナログテストと、その他の試験がある。
但し、図と説明を簡明とするため、その他のテスト項目である各部のピン共通の試験であるコンタクトチェックと、ＤＣパラメトリックテスト等と、その他の試験項目に関するユニット等も省略している。
次に、各ブロックについての動作説明をする。
【０００５】
テスタプロセッサ１０は、半導体試験装置のＳＱＰＧ３１、ＡＬＰＧ３２、ＭＩＸＵ３３等の制御をして試験プログラムを実行している。
【０００６】
タイミングジェネレータ２１、２２は、試験のレートとなる基準クロックと、時間の基準となるタイミング信号とを発生する。
【０００７】
ＳＱＰＧ３１は、シーケンシャルパターンジェネレータであり、試験パターンをバッファ・メモリに記憶しておき、バッファの内容を高速に出力して、ランダムなテストパターンを発生させるパターン発生器で、ロジック部のパターン発生器として使用する。
【０００８】
ＡＬＰＧ３２は、アルゴリズミックパターンジェネレータであり、試験パターンを内部の演算機能を持ったレジスタを用いて、演算でパターンを発生するパターン発生器で、メモリ部のパターン発生器として使用する。
【０００９】
ＭＩＸＵ３３は、ミクスドユニットであり、アナログ部の試験をおこなう信号発生ユニットと、信号測定ユニットとにより構成している。
例えば、信号発生ユニットは、アナログ信号を発生するシンセサイザ、任意波形発生器等がある。
また、信号測定ユニットは、例えばアナログ信号をサンプリングし、演算処理して信号解析するデジタイザがある。
【００１０】
フォーマットコントロール４１、４２は、試験パターンを波形整形し、波形整形した試験パターンをピンエレクトロニクス６０に与える。
【００１１】
ピンエレクトロニクス６０は、被試験デバイスの各ピンと接続された計測用回路で、ドライバＤと、コンパレータＣと、アナログ信号を伝送する回路等とで構成される。
また、ピンエレクトロニクス６０は、試験チャンネルに対応して多数あり、例えば５１２チャンネルある。
【００１２】
そして、ピンエレクトロニクス６０のドライバＤは、試験パターンを所定の試験電圧レベルに増幅して被試験デバイスの試験ピンに与える。
また、ピンエレクトロニクス６０のコンパレータＣは、被試験デバイスから出力した出力信号と比較電圧とを比較し、論理レベルのデータとしてデジタルコンペア５１またはデジタルコンペア５２に出力する。
【００１３】
デジタルコンペア５１は、コンパレータＣからの論理出力と、ＳＱＰＧ３１から出力される期待値の論理データとを論理比較し、その一致、不一致により、被試験デバイスの良否判定を行う。
【００１４】
デジタルコンペア５２は、コンパレータＣからの論理出力と、ＡＬＰＧ３２から出力される期待値の論理データとを論理比較し、その一致、不一致により、被試験デバイスの良否判定を行う。
【００１５】
次に、被試験デバイスのシステムＬＳＩを試験する場合の試験ステップについて、図４のフローチャートを参照して、箇条書きで以下説明する。
なお、フローチャートの数字はステップ番号である。
【００１６】
（１）システムＬＳＩのロジック部のファンクションテスト等を実行する（ステップ２００）。
【００１７】
（２）ロジック部のテストがパスであれば、ステップ２２０へすすみ、フェイルならばステップ２６０へすすむ（ステップ２１０）。
【００１８】
（３）システムＬＳＩのメモリ部の書き込みと読み出し等によるメモリテストを実行する（ステップ２２０）。
【００１９】
（４）メモリ部のテストがパスであれば、ステップ２４０へすすみ、フェイルならばステップ２６０へすすむ（ステップ２３０）。
【００２０】
（５）システムＬＳＩのアナログ部の入力ピンに対する試験信号の発生と、出力ピンからの出力信号の測定解析等によるテストを実行する（ステップ２４０）。
【００２１】
（６）アナログ部のテストがパスであれば、ステップ２７０へすすみ、フェイルならばステップ２６０へすすむ（ステップ２５０）。
【００２２】
（７）システムＬＳＩの試験結果によりソーティングする（ステップ２６０）。
（４）さらに、次の被試験デバイスのシステムＬＳＩを試験するときは、ステップ２２０にもどって試験を継続し、試験を継続しないときは終了（エンド）となる（ステップ２７０）。
【００２３】
以上によりシステムＬＳＩの試験をおこなうが、システムＬＳＩはロジック部とメモリ部とアナログ部とで構成されるので、試験時間が長くなることがある。
例えば、ロジック部のファンクションテストが５秒、メモリ部のメモリテストが１５秒、アナログ部のアナログテストが１０秒であれば、試験時間は合計３０秒必要となる。
【００２４】
【発明が解決しようとする課題】
上記説明のように、システムＬＳＩはロジック部とメモリ部とアナログ部とで構成されるので、試験時間が長くなることがあり実用上の不便があった。
そこで、本発明は、こうした問題に鑑みなされたもので、その目的は、システムＬＳＩの試験が短時間で実行できる半導体試験装置を提供することにある。
【００２５】
【課題を解決するための手段】
即ち、上記目的を達成するためになされた本発明は、
ロジック部の試験パターン発生器と、メモリ部の試験パターン発生器と、アナログ部の試験ユニットとを備えて、システムＬＳＩを試験する半導体試験装置において、
ロジック部の前記試験パターン発生器を制御して、ロジック部の試験を実行する第１のＣＰＵと、
メモリ部の前記試験パターン発生器を制御して、メモリ部の試験を実行する第２のＣＰＵと、
アナログ部の前記試験ユニットを制御して、アナログ部の試験を実行する第３のＣＰＵと、
前記第１のＣＰＵと、第２のＣＰＵと、第３のＣＰＵとを制御するテスタプロセッサと、
を具備して、システムＬＳＩのロジック部と、メモリ部と、アナログ部とを同時に試験することを特徴とした半導体試験装置を要旨としている。
【００２６】
【発明の実施の形態】
本発明の実施の形態は、下記の実施例において説明する。
【００２７】
【実施例】
本発明の実施例について、図１と図２とを参照して説明する。
最初に、本発明の半導体試験装置の概略ブロック構成について説明する。
図１に示すように、本発明の半導体試験装置は、テスタプロセッサ１０と、タイミングジェネレータ２１、２２と、ＳＱＰＧ３１と、ＡＬＰＧ３２と、ＭＩＸＵ３３と、フォーマットコントロール４１、４２と、デジタルコンペア５１、５２と、ピンエレクトロニクス６０との従来構成に、ＣＰＵ１１と、ＣＰＵ１２と、ＣＰＵ１３とを追加して構成している。
そして、被試験デバイスのシステムＬＳＩを試験している。
【００２８】
また、システムＬＳＩの試験項目としては、ロジック部の試験であるファンクションテストと、メモリ部の試験であるメモリテストと、アナログ部の試験であるアナログテストがある。
しかし、従来同様、図と説明を簡明とするため、その他のテスト項目である各部のピン共通の試験であるコンタクトチェックと、ＤＣパラメトリックテスト等と、その他の試験項目に関するユニット等も省略している。
【００２９】
従って、従来と同じ構成ブロックについての動作についての説明は省略する。
【００３０】
ＣＰＵ１１は、ＳＱＰＧ３１を制御して、システムＬＳＩのロジック部の試験プログラムを実行する第１のプロセッサである。
【００３１】
ＣＰＵ１２は、ＡＬＰＧ３２を制御して、システムＬＳＩのメモリ部の試験プログラムを実行する第２のプロセッサである。
【００３２】
ＣＰＵ１３は、ＭＩＸＵ３３を制御して、システムＬＳＩのアナログ部の試験プログラムを実行する第３のプロセッサである。
【００３３】
また、ＣＰＵ１１、ＣＰＵ１２、及びＣＰＵ１３は、テスタプロセッサ１０により制御され、システムＬＳＩの試験プログラムを実行する。
システムＬＳＩの試験プログラムは、ロジック部、メモリ部、アナログ部の各試験を同時に実行できるプログラムとして作成する。
【００３４】
次に、被試験デバイスのシステムＬＳＩを試験する場合の試験ステップについて、図２のフローチャートを参照して、箇条書きで以下説明する。
なお、フローチャートの数字はステップ番号である。
【００３５】
（１）システムＬＳＩのロジック部、メモリ部、アナログ部の試験プログラムを実行して同時に試験する（ステップ１００）。
【００３６】
（２）ロジック部、メモリ部、アナログ部のテストがすべて終了し、すべてパスしたならばステップ１３０へすすみ、どれかのテストがフェイルしたならばステップ１２０へすすむ（ステップ１１０）。
【００３７】
（３）システムＬＳＩの試験結果によりソーティングする（ステップ１２０）。
【００３８】
（４）さらに、次の被試験デバイスのシステムＬＳＩを試験するときは、ステップ１００にもどって試験を継続し、試験を継続しないときは終了（エンド）となる（ステップ１３０）。
【００３９】
以上により、システムＬＳＩの試験をおこなうが、システムＬＳＩのロジック部とメモリ部とアナログ部とを同時に試験しているので、試験時間は各部におけるテストのうちの最長時間に制限できる。
例えば、ロジック部のファンクションテストが５秒、メモリ部のメモリテストが１５秒、アナログ部のアナログテストが１０秒であれば、試験時間は１５秒で終了する。
【００４０】
【発明の効果】
本発明は、以上説明したような形態で実施され、以下に記載されるような効果を奏する。
即ち、システムＬＳＩのロジック部とメモリ部とアナログ部とを同時に試験しているので、試験時間は各部におけるテストのうちの最長時間に制限できるので、試験時間が短縮でき、スループットが向上する効果がある。
【図面の簡単な説明】
【図１】本発明の半導体試験装置のブロック図である。
【図２】本発明の半導体試験のフローチャートである。
【図３】従来の半導体試験装置のブロック図である。
【図４】従来の半導体試験のフローチャートである。
【符号の説明】
１０ テスタプロセッサ
１１、１２、１３ ＣＰＵ
２１、２２ タイミングジェネレータ
３１ ＳＱＰＧ
３２ ＡＬＰＧ
３３ ＭＩＸＵ
４１、４２ フォーマットコントロール
５１、５２ デジタルコンペア
６０ ピンエレクトロニクス
【発明の属する技術分野】
本発明は、被試験デバイスのシステムＬＳＩを高スループットで試験できる半導体試験装置に関する。
【０００２】
【従来の技術】
従来技術の例について、図３と図４とを参照して説明する。
最初に、従来の半導体試験装置の概略ブロック構成と、被試験デバイスのシステムＬＳＩについて説明する。
図３に示すように、従来の半導体試験装置は、テスタプロセッサ１０と、タイミングジェネレータ２１、２２と、ＳＱＰＧ３１と、ＡＬＰＧ３２と、ＭＩＸＵ３３と、フォーマットコントロール４１、４２と、デジタルコンペア５１、５２と、ピンエレクトロニクス６０とにより構成している。
【０００３】
そして、被試験デバイスのシステムＬＳＩを試験している。
また、システムＬＳＩは、ロジック部と、メモリ部と、アナログ部とで構成され、例えば１２８ピンある。
但し、図を簡明とするために、図３のシステムＬＳＩは、ロジック部のＩ／Ｏピンが１ピン、メモリ部のＩ／Ｏピンが１ピン、アナログ部の入力ピンが１ピン、アナログ部の出力ピンが１ピンの合計４ピンとして、他のピンは省略している。
【０００４】
一般に、システムＬＳＩの試験項目としては、ロジック部の試験であるファンクションテストと、メモリ部の試験であるメモリテストと、アナログ部の試験であるアナログテストと、その他の試験がある。
但し、図と説明を簡明とするため、その他のテスト項目である各部のピン共通の試験であるコンタクトチェックと、ＤＣパラメトリックテスト等と、その他の試験項目に関するユニット等も省略している。
次に、各ブロックについての動作説明をする。
【０００５】
テスタプロセッサ１０は、半導体試験装置のＳＱＰＧ３１、ＡＬＰＧ３２、ＭＩＸＵ３３等の制御をして試験プログラムを実行している。
【０００６】
タイミングジェネレータ２１、２２は、試験のレートとなる基準クロックと、時間の基準となるタイミング信号とを発生する。
【０００７】
ＳＱＰＧ３１は、シーケンシャルパターンジェネレータであり、試験パターンをバッファ・メモリに記憶しておき、バッファの内容を高速に出力して、ランダムなテストパターンを発生させるパターン発生器で、ロジック部のパターン発生器として使用する。
【０００８】
ＡＬＰＧ３２は、アルゴリズミックパターンジェネレータであり、試験パターンを内部の演算機能を持ったレジスタを用いて、演算でパターンを発生するパターン発生器で、メモリ部のパターン発生器として使用する。
【０００９】
ＭＩＸＵ３３は、ミクスドユニットであり、アナログ部の試験をおこなう信号発生ユニットと、信号測定ユニットとにより構成している。
例えば、信号発生ユニットは、アナログ信号を発生するシンセサイザ、任意波形発生器等がある。
また、信号測定ユニットは、例えばアナログ信号をサンプリングし、演算処理して信号解析するデジタイザがある。
【００１０】
フォーマットコントロール４１、４２は、試験パターンを波形整形し、波形整形した試験パターンをピンエレクトロニクス６０に与える。
【００１１】
ピンエレクトロニクス６０は、被試験デバイスの各ピンと接続された計測用回路で、ドライバＤと、コンパレータＣと、アナログ信号を伝送する回路等とで構成される。
また、ピンエレクトロニクス６０は、試験チャンネルに対応して多数あり、例えば５１２チャンネルある。
【００１２】
そして、ピンエレクトロニクス６０のドライバＤは、試験パターンを所定の試験電圧レベルに増幅して被試験デバイスの試験ピンに与える。
また、ピンエレクトロニクス６０のコンパレータＣは、被試験デバイスから出力した出力信号と比較電圧とを比較し、論理レベルのデータとしてデジタルコンペア５１またはデジタルコンペア５２に出力する。
【００１３】
デジタルコンペア５１は、コンパレータＣからの論理出力と、ＳＱＰＧ３１から出力される期待値の論理データとを論理比較し、その一致、不一致により、被試験デバイスの良否判定を行う。
【００１４】
デジタルコンペア５２は、コンパレータＣからの論理出力と、ＡＬＰＧ３２から出力される期待値の論理データとを論理比較し、その一致、不一致により、被試験デバイスの良否判定を行う。
【００１５】
次に、被試験デバイスのシステムＬＳＩを試験する場合の試験ステップについて、図４のフローチャートを参照して、箇条書きで以下説明する。
なお、フローチャートの数字はステップ番号である。
【００１６】
（１）システムＬＳＩのロジック部のファンクションテスト等を実行する（ステップ２００）。
【００１７】
（２）ロジック部のテストがパスであれば、ステップ２２０へすすみ、フェイルならばステップ２６０へすすむ（ステップ２１０）。
【００１８】
（３）システムＬＳＩのメモリ部の書き込みと読み出し等によるメモリテストを実行する（ステップ２２０）。
【００１９】
（４）メモリ部のテストがパスであれば、ステップ２４０へすすみ、フェイルならばステップ２６０へすすむ（ステップ２３０）。
【００２０】
（５）システムＬＳＩのアナログ部の入力ピンに対する試験信号の発生と、出力ピンからの出力信号の測定解析等によるテストを実行する（ステップ２４０）。
【００２１】
（６）アナログ部のテストがパスであれば、ステップ２７０へすすみ、フェイルならばステップ２６０へすすむ（ステップ２５０）。
【００２２】
（７）システムＬＳＩの試験結果によりソーティングする（ステップ２６０）。
（４）さらに、次の被試験デバイスのシステムＬＳＩを試験するときは、ステップ２２０にもどって試験を継続し、試験を継続しないときは終了（エンド）となる（ステップ２７０）。
【００２３】
以上によりシステムＬＳＩの試験をおこなうが、システムＬＳＩはロジック部とメモリ部とアナログ部とで構成されるので、試験時間が長くなることがある。
例えば、ロジック部のファンクションテストが５秒、メモリ部のメモリテストが１５秒、アナログ部のアナログテストが１０秒であれば、試験時間は合計３０秒必要となる。
【００２４】
【発明が解決しようとする課題】
上記説明のように、システムＬＳＩはロジック部とメモリ部とアナログ部とで構成されるので、試験時間が長くなることがあり実用上の不便があった。
そこで、本発明は、こうした問題に鑑みなされたもので、その目的は、システムＬＳＩの試験が短時間で実行できる半導体試験装置を提供することにある。
【００２５】
【課題を解決するための手段】
即ち、上記目的を達成するためになされた本発明は、
ロジック部の試験パターン発生器と、メモリ部の試験パターン発生器と、アナログ部の試験ユニットとを備えて、システムＬＳＩを試験する半導体試験装置において、
ロジック部の前記試験パターン発生器を制御して、ロジック部の試験を実行する第１のＣＰＵと、
メモリ部の前記試験パターン発生器を制御して、メモリ部の試験を実行する第２のＣＰＵと、
アナログ部の前記試験ユニットを制御して、アナログ部の試験を実行する第３のＣＰＵと、
前記第１のＣＰＵと、第２のＣＰＵと、第３のＣＰＵとを制御するテスタプロセッサと、
を具備して、システムＬＳＩのロジック部と、メモリ部と、アナログ部とを同時に試験することを特徴とした半導体試験装置を要旨としている。
【００２６】
【発明の実施の形態】
本発明の実施の形態は、下記の実施例において説明する。
【００２７】
【実施例】
本発明の実施例について、図１と図２とを参照して説明する。
最初に、本発明の半導体試験装置の概略ブロック構成について説明する。
図１に示すように、本発明の半導体試験装置は、テスタプロセッサ１０と、タイミングジェネレータ２１、２２と、ＳＱＰＧ３１と、ＡＬＰＧ３２と、ＭＩＸＵ３３と、フォーマットコントロール４１、４２と、デジタルコンペア５１、５２と、ピンエレクトロニクス６０との従来構成に、ＣＰＵ１１と、ＣＰＵ１２と、ＣＰＵ１３とを追加して構成している。
そして、被試験デバイスのシステムＬＳＩを試験している。
【００２８】
また、システムＬＳＩの試験項目としては、ロジック部の試験であるファンクションテストと、メモリ部の試験であるメモリテストと、アナログ部の試験であるアナログテストがある。
しかし、従来同様、図と説明を簡明とするため、その他のテスト項目である各部のピン共通の試験であるコンタクトチェックと、ＤＣパラメトリックテスト等と、その他の試験項目に関するユニット等も省略している。
【００２９】
従って、従来と同じ構成ブロックについての動作についての説明は省略する。
【００３０】
ＣＰＵ１１は、ＳＱＰＧ３１を制御して、システムＬＳＩのロジック部の試験プログラムを実行する第１のプロセッサである。
【００３１】
ＣＰＵ１２は、ＡＬＰＧ３２を制御して、システムＬＳＩのメモリ部の試験プログラムを実行する第２のプロセッサである。
【００３２】
ＣＰＵ１３は、ＭＩＸＵ３３を制御して、システムＬＳＩのアナログ部の試験プログラムを実行する第３のプロセッサである。
【００３３】
また、ＣＰＵ１１、ＣＰＵ１２、及びＣＰＵ１３は、テスタプロセッサ１０により制御され、システムＬＳＩの試験プログラムを実行する。
システムＬＳＩの試験プログラムは、ロジック部、メモリ部、アナログ部の各試験を同時に実行できるプログラムとして作成する。
【００３４】
次に、被試験デバイスのシステムＬＳＩを試験する場合の試験ステップについて、図２のフローチャートを参照して、箇条書きで以下説明する。
なお、フローチャートの数字はステップ番号である。
【００３５】
（１）システムＬＳＩのロジック部、メモリ部、アナログ部の試験プログラムを実行して同時に試験する（ステップ１００）。
【００３６】
（２）ロジック部、メモリ部、アナログ部のテストがすべて終了し、すべてパスしたならばステップ１３０へすすみ、どれかのテストがフェイルしたならばステップ１２０へすすむ（ステップ１１０）。
【００３７】
（３）システムＬＳＩの試験結果によりソーティングする（ステップ１２０）。
【００３８】
（４）さらに、次の被試験デバイスのシステムＬＳＩを試験するときは、ステップ１００にもどって試験を継続し、試験を継続しないときは終了（エンド）となる（ステップ１３０）。
【００３９】
以上により、システムＬＳＩの試験をおこなうが、システムＬＳＩのロジック部とメモリ部とアナログ部とを同時に試験しているので、試験時間は各部におけるテストのうちの最長時間に制限できる。
例えば、ロジック部のファンクションテストが５秒、メモリ部のメモリテストが１５秒、アナログ部のアナログテストが１０秒であれば、試験時間は１５秒で終了する。
【００４０】
【発明の効果】
本発明は、以上説明したような形態で実施され、以下に記載されるような効果を奏する。
即ち、システムＬＳＩのロジック部とメモリ部とアナログ部とを同時に試験しているので、試験時間は各部におけるテストのうちの最長時間に制限できるので、試験時間が短縮でき、スループットが向上する効果がある。
【図面の簡単な説明】
【図１】本発明の半導体試験装置のブロック図である。
【図２】本発明の半導体試験のフローチャートである。
【図３】従来の半導体試験装置のブロック図である。
【図４】従来の半導体試験のフローチャートである。
【符号の説明】
１０ テスタプロセッサ
１１、１２、１３ ＣＰＵ
２１、２２ タイミングジェネレータ
３１ ＳＱＰＧ
３２ ＡＬＰＧ
３３ ＭＩＸＵ
４１、４２ フォーマットコントロール
５１、５２ デジタルコンペア
６０ ピンエレクトロニクス
Claims (1)
- ロジック部の試験パターン発生器と、メモリ部の試験パターン発生器と、アナログ部の試験ユニットとを備えて、システムＬＳＩを試験する半導体試験装置において、
ロジック部の前記試験パターン発生器を制御して、ロジック部の試験を実行する第１のＣＰＵと、
メモリ部の前記試験パターン発生器を制御して、メモリ部の試験を実行する第２のＣＰＵと、
アナログ部の前記試験ユニットを制御して、アナログ部の試験を実行する第３のＣＰＵと、
前記第１のＣＰＵと、第２のＣＰＵと、第３のＣＰＵとを制御するテスタプロセッサと、
を具備して、システムＬＳＩのロジック部と、メモリ部と、アナログ部とを同時に試験することを特徴とした半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26441498A JP4130711B2 (ja) | 1998-09-18 | 1998-09-18 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26441498A JP4130711B2 (ja) | 1998-09-18 | 1998-09-18 | 半導体試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000097998A JP2000097998A (ja) | 2000-04-07 |
| JP4130711B2 true JP4130711B2 (ja) | 2008-08-06 |
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ID=17402847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26441498A Expired - Fee Related JP4130711B2 (ja) | 1998-09-18 | 1998-09-18 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003307545A (ja) | 2002-04-15 | 2003-10-31 | Hitachi Ltd | 半導体検査装置、半導体集積回路装置、検査方法および製造方法 |
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1998
- 1998-09-18 JP JP26441498A patent/JP4130711B2/ja not_active Expired - Fee Related
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|---|---|
| JP2000097998A (ja) | 2000-04-07 |
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