JPH1083697A - Ｉｃ試験装置の試験信号発生装置 - Google Patents
Ｉｃ試験装置の試験信号発生装置Info
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- JPH1083697A JPH1083697A JP8253841A JP25384196A JPH1083697A JP H1083697 A JPH1083697 A JP H1083697A JP 8253841 A JP8253841 A JP 8253841A JP 25384196 A JP25384196 A JP 25384196A JP H1083697 A JPH1083697 A JP H1083697A
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Abstract
(57)【要約】
【課題】 ヒドンリフレッシュ機能を有するＤ−ＲＡＭ
を試験する際に、データライト状態か否かを考慮するこ
となく試験プログラムを作成できるようにする。 【解決手段】 試験信号発生手段から出力される読み書
き制御信号には、データ書込状態を指定するライトイネ
ーブル信号と、データ読出状態を指定するライトディセ
ーブル信号とがある。試験信号発生手段から出力される
読み書き制御信号がテストパターンの書込状態を指定し
ている間、すなわち、試験信号発生手段からライトイネ
ーブル信号が出力されている場合には、データ保持手段
は書き込まれるデータが変化してもそれが被測定ＩＣに
入力しないようにする。これによって、テストパターン
書込状態で、ヒドンリフレッシュが行われたとしてもデ
ータの書き換えは行われなくなり、データが破壊される
こともなくなる。従って、試験プログラムを作成する際
に、このようなヒドンリフレッシュの行われるタイミン
グなどを考慮しなくてもよくなり、試験プログラムの作
成が容易になる。
を試験する際に、データライト状態か否かを考慮するこ
となく試験プログラムを作成できるようにする。 【解決手段】 試験信号発生手段から出力される読み書
き制御信号には、データ書込状態を指定するライトイネ
ーブル信号と、データ読出状態を指定するライトディセ
ーブル信号とがある。試験信号発生手段から出力される
読み書き制御信号がテストパターンの書込状態を指定し
ている間、すなわち、試験信号発生手段からライトイネ
ーブル信号が出力されている場合には、データ保持手段
は書き込まれるデータが変化してもそれが被測定ＩＣに
入力しないようにする。これによって、テストパターン
書込状態で、ヒドンリフレッシュが行われたとしてもデ
ータの書き換えは行われなくなり、データが破壊される
こともなくなる。従って、試験プログラムを作成する際
に、このようなヒドンリフレッシュの行われるタイミン
グなどを考慮しなくてもよくなり、試験プログラムの作
成が容易になる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣデバイス（集
積回路）の電気的特性を検査するＩＣ試験装置の試験信
号発生装置に係り、特にヒドンリフレッシュ機能を持っ
たＤ−ＲＡＭの試験に適したテストパターンを発生する
ＩＣ試験装置の試験信号発生装置に関する。
積回路）の電気的特性を検査するＩＣ試験装置の試験信
号発生装置に係り、特にヒドンリフレッシュ機能を持っ
たＤ−ＲＡＭの試験に適したテストパターンを発生する
ＩＣ試験装置の試験信号発生装置に関する。
【０００２】
【従来の技術】性能や品質の保証されたＩＣデバイスを
最終製品として出荷するためには、製造部門、検査部門
の各工程でＩＣデバイスの全部又は一部を抜き取り、そ
の電気的特性を検査する必要がある。ＩＣ試験装置はこ
のような電気的特性を検査する装置である。ＩＣ試験装
置は、被測定ＩＣに所定の試験用パターンデータを与
え、それによる被測定ＩＣの出力データを読み取り、被
測定ＩＣの基本的動作及び機能に問題が無いかどうかを
被測定ＩＣの出力データから不良情報を解析し、電気的
特性を検査している。ＩＣ試験装置におけるファンクシ
ョン試験は被測定ＩＣの入力端子にパターン発生手段か
ら所定の試験用パターンデータを与え、それによる被測
定ＩＣの出力データを読み取り、被測定ＩＣの基本的動
作及び機能に問題が無いかどうかを検査するものであ
る。すなわち、ファンクション試験は、アドレス、デー
タ、書込みイネーブル信号、チップセレクト信号などの
被測定ＩＣの各入力信号の入力タイミングや振幅などの
入力条件などを変化させて、その出力タイミングや出力
振幅などを試験したりするものである。
最終製品として出荷するためには、製造部門、検査部門
の各工程でＩＣデバイスの全部又は一部を抜き取り、そ
の電気的特性を検査する必要がある。ＩＣ試験装置はこ
のような電気的特性を検査する装置である。ＩＣ試験装
置は、被測定ＩＣに所定の試験用パターンデータを与
え、それによる被測定ＩＣの出力データを読み取り、被
測定ＩＣの基本的動作及び機能に問題が無いかどうかを
被測定ＩＣの出力データから不良情報を解析し、電気的
特性を検査している。ＩＣ試験装置におけるファンクシ
ョン試験は被測定ＩＣの入力端子にパターン発生手段か
ら所定の試験用パターンデータを与え、それによる被測
定ＩＣの出力データを読み取り、被測定ＩＣの基本的動
作及び機能に問題が無いかどうかを検査するものであ
る。すなわち、ファンクション試験は、アドレス、デー
タ、書込みイネーブル信号、チップセレクト信号などの
被測定ＩＣの各入力信号の入力タイミングや振幅などの
入力条件などを変化させて、その出力タイミングや出力
振幅などを試験したりするものである。
【０００３】図３は従来のＩＣ試験装置の概略構成を示
すブロック図である。ＩＣ試験装置は大別してテスタ部
５０とＩＣ取付装置７０とから構成される。テスタ部５
０は制御手段５１、ＤＣ測定手段５２、タイミング発生
手段５３、パターン発生手段５４、ピン制御手段５５、
ピンエレクトロニクス５６、フェイルメモリ５７及び入
出力切替手段５８から構成される。テスタ部５０はこの
他にも種々の構成部品を有するが、本明細書中では必要
な部分のみが示されている。制御手段５１はＩＣ試験装
置全体の制御、運用及び管理等を行うものであり、マイ
クロプロセッサ構成になっている。従って、図示してい
ないが、制御手段５１はシステムプログラムを格納する
ＲＯＭや各種データ等を格納するＲＡＭ等を有する。制
御手段５１は、ＤＣ測定手段５２、タイミング発生手段
５３、パターン発生手段５４、ピン制御手段５５及びフ
ェイルメモリ５７にテスタバス（データバス、アドレス
バス、制御バス）６９を介して接続されている。制御手
段５１は、直流試験用のデータをＤＣ測定手段５２に、
ファンクション試験開始用のタイミングデータをタイミ
ング発生手段５３に、テストパターン発生に必要なプロ
グラムや各種データ等をパターン発生手段５４に出力す
る。この他にも制御手段５１は各種のデータをテスタバ
ス６９を介してそれぞれの構成部品に出力している。ま
た、制御手段５１は、ＤＣ測定手段５２内の内部レジス
タ、フェイルメモリ５７及びピン制御手段５５内のパス
／フェイル（ＰＡＳＳ／ＦＡＩＬ）レジスタ６３Ｐから
試験結果を示すデータ（直流データやパス／フェイルデ
ータＦａｉｌ）を読み出して、それらを解析し、被測定
ＩＣ７１の良否を判定する。
すブロック図である。ＩＣ試験装置は大別してテスタ部
５０とＩＣ取付装置７０とから構成される。テスタ部５
０は制御手段５１、ＤＣ測定手段５２、タイミング発生
手段５３、パターン発生手段５４、ピン制御手段５５、
ピンエレクトロニクス５６、フェイルメモリ５７及び入
出力切替手段５８から構成される。テスタ部５０はこの
他にも種々の構成部品を有するが、本明細書中では必要
な部分のみが示されている。制御手段５１はＩＣ試験装
置全体の制御、運用及び管理等を行うものであり、マイ
クロプロセッサ構成になっている。従って、図示してい
ないが、制御手段５１はシステムプログラムを格納する
ＲＯＭや各種データ等を格納するＲＡＭ等を有する。制
御手段５１は、ＤＣ測定手段５２、タイミング発生手段
５３、パターン発生手段５４、ピン制御手段５５及びフ
ェイルメモリ５７にテスタバス（データバス、アドレス
バス、制御バス）６９を介して接続されている。制御手
段５１は、直流試験用のデータをＤＣ測定手段５２に、
ファンクション試験開始用のタイミングデータをタイミ
ング発生手段５３に、テストパターン発生に必要なプロ
グラムや各種データ等をパターン発生手段５４に出力す
る。この他にも制御手段５１は各種のデータをテスタバ
ス６９を介してそれぞれの構成部品に出力している。ま
た、制御手段５１は、ＤＣ測定手段５２内の内部レジス
タ、フェイルメモリ５７及びピン制御手段５５内のパス
／フェイル（ＰＡＳＳ／ＦＡＩＬ）レジスタ６３Ｐから
試験結果を示すデータ（直流データやパス／フェイルデ
ータＦａｉｌ）を読み出して、それらを解析し、被測定
ＩＣ７１の良否を判定する。
【０００４】タイミング発生手段５３は、制御手段５１
からのタイミングデータを内部メモリに記憶し、それに
基づいてパターン発生手段５４、ピン制御手段５５及び
フェイルメモリ５７に高速の動作クロックＣＬＫを出力
すると共にデータの書込及び読出のタイミング信号ＰＨ
をピン制御手段５５やフェイルメモリ５７に出力する。
従って、パターン発生手段５４、ピン制御手段５５及び
フェイルメモリ５７の動作速度は、この高速動作クロッ
クＣＬＫによって決定し、被測定ＩＣ７１に対するデー
タ書込及び読出のタイミングはこのタイミング信号ＰＨ
によって決定する。フォーマッタ６０からピンエレクト
ロニクス５６に出力される試験信号Ｐ２、及びＩ／Ｏフ
ォーマッタ６１から入出力切替手段５８に出力される切
替信号Ｐ６の出力タイミングはタイミング発生手段５３
からのタイミング信号ＰＨに応じて制御される。また、
タイミング発生手段５３は、パターン発生手段５４から
のタイミング切替用制御信号ＣＨを入力し、それに基づ
いて動作周期や位相等を適宜切り替えるようになってい
る。
からのタイミングデータを内部メモリに記憶し、それに
基づいてパターン発生手段５４、ピン制御手段５５及び
フェイルメモリ５７に高速の動作クロックＣＬＫを出力
すると共にデータの書込及び読出のタイミング信号ＰＨ
をピン制御手段５５やフェイルメモリ５７に出力する。
従って、パターン発生手段５４、ピン制御手段５５及び
フェイルメモリ５７の動作速度は、この高速動作クロッ
クＣＬＫによって決定し、被測定ＩＣ７１に対するデー
タ書込及び読出のタイミングはこのタイミング信号ＰＨ
によって決定する。フォーマッタ６０からピンエレクト
ロニクス５６に出力される試験信号Ｐ２、及びＩ／Ｏフ
ォーマッタ６１から入出力切替手段５８に出力される切
替信号Ｐ６の出力タイミングはタイミング発生手段５３
からのタイミング信号ＰＨに応じて制御される。また、
タイミング発生手段５３は、パターン発生手段５４から
のタイミング切替用制御信号ＣＨを入力し、それに基づ
いて動作周期や位相等を適宜切り替えるようになってい
る。
【０００５】パターン発生手段５４は、制御手段５１か
らのパターン作成用のデータ（マイクロプログラム又は
パターンデータ）を入力し、それに基づいたパターンデ
ータＰＤをピン制御手段５５のデータセレクタ５９に出
力する。すなわち、パターン発生手段５４はマイクロプ
ログラム方式に応じた種々の演算処理によって規則的な
試験パターンデータを出力するプログラム方式と、被測
定ＩＣに書き込まれるデータと同じデータを内部メモリ
（パターンメモリと称する）に予め書き込んでおき、そ
れを被測定ＩＣと同じアドレスで読み出すことによって
不規則（ランダム）なパターンデータ（期待値データ）
を出力するメモリストアド方式で動作する。
らのパターン作成用のデータ（マイクロプログラム又は
パターンデータ）を入力し、それに基づいたパターンデ
ータＰＤをピン制御手段５５のデータセレクタ５９に出
力する。すなわち、パターン発生手段５４はマイクロプ
ログラム方式に応じた種々の演算処理によって規則的な
試験パターンデータを出力するプログラム方式と、被測
定ＩＣに書き込まれるデータと同じデータを内部メモリ
（パターンメモリと称する）に予め書き込んでおき、そ
れを被測定ＩＣと同じアドレスで読み出すことによって
不規則（ランダム）なパターンデータ（期待値データ）
を出力するメモリストアド方式で動作する。
【０００６】ピン制御手段５５はデータセレクタ５９、
フォーマッタ６０、Ｉ／Ｏフォーマッタ６１、コンパレ
ータロジック回路６２及びパス／フェイル（ＰＡＳＳ／
ＦＡＬＩ）レジスタ６３Ｐから構成される。データセレ
クタ５９は、各種の試験信号作成データ（アドレスデー
タ・書込データ・読み書き制御信号）Ｐ１、切替信号作
成データＰ５及び期待値データＰ４を記憶したメモリで
構成されており、パターン発生手段５４からのパターン
データをアドレスとして入力し、そのアドレスに応じた
試験信号作成データＰ１及び切替信号作成データＰ５を
フォーマッタ６０及びＩ／Ｏフォーマッタ６１に、期待
値データＰ４をコンパレータロジック回路６２にそれぞ
れ出力する。フォーマッタ６０は、データセレクタ５９
からの試験信号作成データ（アドレスデータ・書込デー
タ、読み書き制御信号）Ｐ１をタイミング発生手段５３
からのタイミング信号ＰＨに同期したタイミングで加工
して所定の印加波形を作成し、それを試験信号Ｐ２とし
てピンエレクトロニクス５６のドライバ６４に出力す
る。Ｉ／Ｏフォーマッタ６１はデータセレクタ５９から
の切替信号作成データＰ５をタイミング発生手段５３か
らのタイミング信号ＰＨに同期したタイミングで加工し
て所定の印加波形を作成し、それを切替信号Ｐ６として
入出力切替手段５８に出力する。
フォーマッタ６０、Ｉ／Ｏフォーマッタ６１、コンパレ
ータロジック回路６２及びパス／フェイル（ＰＡＳＳ／
ＦＡＬＩ）レジスタ６３Ｐから構成される。データセレ
クタ５９は、各種の試験信号作成データ（アドレスデー
タ・書込データ・読み書き制御信号）Ｐ１、切替信号作
成データＰ５及び期待値データＰ４を記憶したメモリで
構成されており、パターン発生手段５４からのパターン
データをアドレスとして入力し、そのアドレスに応じた
試験信号作成データＰ１及び切替信号作成データＰ５を
フォーマッタ６０及びＩ／Ｏフォーマッタ６１に、期待
値データＰ４をコンパレータロジック回路６２にそれぞ
れ出力する。フォーマッタ６０は、データセレクタ５９
からの試験信号作成データ（アドレスデータ・書込デー
タ、読み書き制御信号）Ｐ１をタイミング発生手段５３
からのタイミング信号ＰＨに同期したタイミングで加工
して所定の印加波形を作成し、それを試験信号Ｐ２とし
てピンエレクトロニクス５６のドライバ６４に出力す
る。Ｉ／Ｏフォーマッタ６１はデータセレクタ５９から
の切替信号作成データＰ５をタイミング発生手段５３か
らのタイミング信号ＰＨに同期したタイミングで加工し
て所定の印加波形を作成し、それを切替信号Ｐ６として
入出力切替手段５８に出力する。
【０００７】コンパレータロジック回路６２は、ピンエ
レクトロニクス５６のアナログコンパレータ６５からの
出力Ｐ３と、データセレクタ５９からの期待値データＰ
４とをタイミング発生手段５３からのタイミングで比較
判定し、その判定結果を示すパス／フェイルデータＦａ
ｉｌをパス／フェイルレジスタ６３Ｐ及びフェイルメモ
リ５７に出力する。パス／フェイルレジスタ６３Ｐは、
ファンクション試験においてコンパレータロジック回路
６２によってフェイル（ＦＡＩＬ）と判定されたかどう
かを記憶するレジスタである。ピンエレクトロニクス５
６は、複数のドライバ６４及びアナログコンパレータ６
５から構成される。アナログコンパレータ６５はＩＣ取
付装置７０のそれぞれの入出力端子に対して１個ずつ設
けられており、入出力切替手段５８を介してドライバ６
４といずれか一方が接続されるようになっている。入出
力切替手段５８は、Ｉ／Ｏフォーマッタ６１からの切替
信号Ｐ６に応じてドライバ６４及びアナログコンパレー
タ６５のいずれか一方と、ＩＣ取付装置７０の入出力端
子との間の接続状態を切り替えるものである。
レクトロニクス５６のアナログコンパレータ６５からの
出力Ｐ３と、データセレクタ５９からの期待値データＰ
４とをタイミング発生手段５３からのタイミングで比較
判定し、その判定結果を示すパス／フェイルデータＦａ
ｉｌをパス／フェイルレジスタ６３Ｐ及びフェイルメモ
リ５７に出力する。パス／フェイルレジスタ６３Ｐは、
ファンクション試験においてコンパレータロジック回路
６２によってフェイル（ＦＡＩＬ）と判定されたかどう
かを記憶するレジスタである。ピンエレクトロニクス５
６は、複数のドライバ６４及びアナログコンパレータ６
５から構成される。アナログコンパレータ６５はＩＣ取
付装置７０のそれぞれの入出力端子に対して１個ずつ設
けられており、入出力切替手段５８を介してドライバ６
４といずれか一方が接続されるようになっている。入出
力切替手段５８は、Ｉ／Ｏフォーマッタ６１からの切替
信号Ｐ６に応じてドライバ６４及びアナログコンパレー
タ６５のいずれか一方と、ＩＣ取付装置７０の入出力端
子との間の接続状態を切り替えるものである。
【０００８】ドライバ６４は、ＩＣ取付装置７０の入出
力端子、すなわち被測定ＩＣ７１のアドレス端子、デー
タ入力端子、チップセレクト端子、ライトイネーブル端
子等の信号入力端子に、入出力切替手段５８を介して、
ピン制御手段５５のフォーマッタ６０からの試験信号Ｐ
２に応じたレベルの信号を印加し、所望のテストパター
ンを被測定ＩＣ７１に書き込む。アナログコンパレータ
６５は、被測定ＩＣ７１のデータ出力端子から入出力切
替手段５８を介して出力される信号を入力し、基準電圧
ＶＯＨ，ＶＯＬと比較し、その比較結果を読出データＰ
３としてコンパレータロジック回路６２に出力する。通
常、アナログコンパレータ６５は基準電圧ＶＯＨ用と基
準電圧ＶＯＬ用の２つのコンパレータから構成される
が、図では省略してある。フェイルメモリ５７は、コン
パレータロジック回路６２から出力されるパス／フェイ
ルデータＦａｉｌをパターン発生手段５４からのアドレ
ス信号ＰＧＡＤに対応したアドレス位置にタイミング発
生手段５３からの高速動作クロックＣＬＫのタイミング
で記憶するものである。フェイルメモリ５７は被測定Ｉ
Ｃ７１が不良だと判定された場合にその不良箇所などを
詳細に解析する場合に用いられるものである。このフェ
イルメモリ５７に記憶されたパス／フェイルデータＦａ
ｉｌは制御手段５１によって読み出され、図示していな
いデータ処理用の装置に転送され、解析される。
力端子、すなわち被測定ＩＣ７１のアドレス端子、デー
タ入力端子、チップセレクト端子、ライトイネーブル端
子等の信号入力端子に、入出力切替手段５８を介して、
ピン制御手段５５のフォーマッタ６０からの試験信号Ｐ
２に応じたレベルの信号を印加し、所望のテストパター
ンを被測定ＩＣ７１に書き込む。アナログコンパレータ
６５は、被測定ＩＣ７１のデータ出力端子から入出力切
替手段５８を介して出力される信号を入力し、基準電圧
ＶＯＨ，ＶＯＬと比較し、その比較結果を読出データＰ
３としてコンパレータロジック回路６２に出力する。通
常、アナログコンパレータ６５は基準電圧ＶＯＨ用と基
準電圧ＶＯＬ用の２つのコンパレータから構成される
が、図では省略してある。フェイルメモリ５７は、コン
パレータロジック回路６２から出力されるパス／フェイ
ルデータＦａｉｌをパターン発生手段５４からのアドレ
ス信号ＰＧＡＤに対応したアドレス位置にタイミング発
生手段５３からの高速動作クロックＣＬＫのタイミング
で記憶するものである。フェイルメモリ５７は被測定Ｉ
Ｃ７１が不良だと判定された場合にその不良箇所などを
詳細に解析する場合に用いられるものである。このフェ
イルメモリ５７に記憶されたパス／フェイルデータＦａ
ｉｌは制御手段５１によって読み出され、図示していな
いデータ処理用の装置に転送され、解析される。
【０００９】
【発明が解決しようとする課題】従来のＩＣ試験装置
は、被測定ＩＣ７１としてＤ−ＲＡＭを試験する場合に
は、そのＤ−ＲＡＭに内蔵されたリフレッシュ機能に対
応したリフレッシュ動作を行いながらの電気的特性の実
試験を行わなければならない。このリフレッシュ動作に
は、ＲＡＳオンリリフレッシュとＣＡＳビフォＲＡＳリ
フレッシュとヒドンリフレッシュとの３種類がある。こ
こで、ＲＡＳ、ＣＡＳはアクティブローであるが、反転
表示は省略してある。ＲＡＳオンリリフレッシュはＲＡ
Ｓに同期して行アドレスのみ入力することによってリフ
レッシュを行う方式である。ＣＡＳビフォＲＡＳリフレ
ッシュはＣＡＳをＲＡＳよりも前に立ち下げることによ
り、リフレッシュを行う方式である。ヒドンリフレッシ
ュはデータを出力したままＣＡＳビフォＲＡＳリフレッ
シュを行う方式である。ＲＡＳオンリリフレッシュとＣ
ＡＳビフォＲＡＳリフレッシュの場合には、読み書き制
御信号が書込み状態データライト（Ｗｒｉｔｅ）状態に
あっても、データリード（Ｒｅａｄ）状態にあっても関
係なくリフレッシュを行うことができるが、ヒドンリフ
レッシュの場合はデータライト状態でリフレッシュを行
うと、データが書き換えられてしまい、最悪の場合、デ
ータが破壊されるというおそれがある。そこで、従来は
そのようなことがないように、試験の動作プログラム
上、データライト状態でデータが変化しないようにデー
タを一定にさせたり、データライト状態でリフレッシュ
しないような工夫を凝らしていた。本発明は上述の点に
鑑みてなされたものであり、ヒドンリフレッシュ機能を
有するＤ−ＲＡＭを試験する際に、データライト状態か
否かを考慮することなく試験プログラムを作成すること
ができ、それに基づいた試験を行うことのできるＩＣ試
験装置の試験信号発生装置を提供することを目的とす
る。
は、被測定ＩＣ７１としてＤ−ＲＡＭを試験する場合に
は、そのＤ−ＲＡＭに内蔵されたリフレッシュ機能に対
応したリフレッシュ動作を行いながらの電気的特性の実
試験を行わなければならない。このリフレッシュ動作に
は、ＲＡＳオンリリフレッシュとＣＡＳビフォＲＡＳリ
フレッシュとヒドンリフレッシュとの３種類がある。こ
こで、ＲＡＳ、ＣＡＳはアクティブローであるが、反転
表示は省略してある。ＲＡＳオンリリフレッシュはＲＡ
Ｓに同期して行アドレスのみ入力することによってリフ
レッシュを行う方式である。ＣＡＳビフォＲＡＳリフレ
ッシュはＣＡＳをＲＡＳよりも前に立ち下げることによ
り、リフレッシュを行う方式である。ヒドンリフレッシ
ュはデータを出力したままＣＡＳビフォＲＡＳリフレッ
シュを行う方式である。ＲＡＳオンリリフレッシュとＣ
ＡＳビフォＲＡＳリフレッシュの場合には、読み書き制
御信号が書込み状態データライト（Ｗｒｉｔｅ）状態に
あっても、データリード（Ｒｅａｄ）状態にあっても関
係なくリフレッシュを行うことができるが、ヒドンリフ
レッシュの場合はデータライト状態でリフレッシュを行
うと、データが書き換えられてしまい、最悪の場合、デ
ータが破壊されるというおそれがある。そこで、従来は
そのようなことがないように、試験の動作プログラム
上、データライト状態でデータが変化しないようにデー
タを一定にさせたり、データライト状態でリフレッシュ
しないような工夫を凝らしていた。本発明は上述の点に
鑑みてなされたものであり、ヒドンリフレッシュ機能を
有するＤ−ＲＡＭを試験する際に、データライト状態か
否かを考慮することなく試験プログラムを作成すること
ができ、それに基づいた試験を行うことのできるＩＣ試
験装置の試験信号発生装置を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】この発明に係るＩＣ試験
装置の試験信号発生装置は、被測定ＩＣのアドレスを指
定するための指定アドレス、その指定アドレスに書込ま
れるデータ及び前記被測定ＩＣの書込又は読出状態を指
定する読み書き制御信号などの試験信号を発生するＩＣ
試験装置の試験信号発生装置において、前記試験信号発
生手段から出力される前記読み書き制御信号が前記テス
トパターンの書込状態を指定している間は、前記書込ま
れるデータが変化しても、その変化後のデータを前記被
測定ＩＣに入力しないようにするデータ保持手段を具え
たものである。試験信号発生手段から出力される読み書
き制御信号には、データ書込状態を指定するライトイネ
ーブル信号と、データ読出状態を指定するライトディセ
ーブル信号とがある。試験信号発生手段から出力される
読み書き制御信号がテストパターンの書込状態を指定し
ている間、すなわち、試験信号発生手段からライトイネ
ーブル信号が出力されている場合には、データ保持手段
は書き込まれるデータが変化してもそれが被測定ＩＣに
入力しないようにする。これによって、テストパターン
書込状態で、ヒドンリフレッシュが行われたとしてもデ
ータの書き換えは行われなくなり、データが破壊される
こともなくなる。従って、試験プログラムを作成する際
に、このようなヒドンリフレッシュの行われるタイミン
グなどを考慮しなくてもよくなり、試験プログラムの作
成が容易になるという効果がある。
装置の試験信号発生装置は、被測定ＩＣのアドレスを指
定するための指定アドレス、その指定アドレスに書込ま
れるデータ及び前記被測定ＩＣの書込又は読出状態を指
定する読み書き制御信号などの試験信号を発生するＩＣ
試験装置の試験信号発生装置において、前記試験信号発
生手段から出力される前記読み書き制御信号が前記テス
トパターンの書込状態を指定している間は、前記書込ま
れるデータが変化しても、その変化後のデータを前記被
測定ＩＣに入力しないようにするデータ保持手段を具え
たものである。試験信号発生手段から出力される読み書
き制御信号には、データ書込状態を指定するライトイネ
ーブル信号と、データ読出状態を指定するライトディセ
ーブル信号とがある。試験信号発生手段から出力される
読み書き制御信号がテストパターンの書込状態を指定し
ている間、すなわち、試験信号発生手段からライトイネ
ーブル信号が出力されている場合には、データ保持手段
は書き込まれるデータが変化してもそれが被測定ＩＣに
入力しないようにする。これによって、テストパターン
書込状態で、ヒドンリフレッシュが行われたとしてもデ
ータの書き換えは行われなくなり、データが破壊される
こともなくなる。従って、試験プログラムを作成する際
に、このようなヒドンリフレッシュの行われるタイミン
グなどを考慮しなくてもよくなり、試験プログラムの作
成が容易になるという効果がある。
【００１１】
【発明の実施の形態】以下、本発明の一実施の形態を添
付図面に従って説明する。図１は、本発明のＩＣ試験装
置の試験信号発生装置の出力端部に相当する図である。
パターン発生手段５４は、プログラム方式又はメモリス
トアド方式で動作し、その出力端部に図１のようなデー
タ保持回路６６を有する。このデータ保持回路６６は、
マルチプレクサ６７とフリップフロップ回路６８とから
構成される。マルチプレクサ６７は、パターン発生手段
５４からの入力データＤａｔａをデータ端子Ｄ１に入力
し、フリップフロップ回路６８からの出力データＰＤを
データ端子Ｄ０にそれぞれ入力する。マルチプレクサ６
７はセレクト端子Ｓに入力される切替信号ＣＨに応じて
データ端子Ｄ０又はＤ１のいずれか一方を選択的に出力
端子Ｑから出力する。フリップフロップ回路６８はマル
チプレクサ６７によって選択的に出力されるデータを入
力し、それを動作クロックＣＬＫのタイミングで保持
し、出力データＰＤとして出力する。
付図面に従って説明する。図１は、本発明のＩＣ試験装
置の試験信号発生装置の出力端部に相当する図である。
パターン発生手段５４は、プログラム方式又はメモリス
トアド方式で動作し、その出力端部に図１のようなデー
タ保持回路６６を有する。このデータ保持回路６６は、
マルチプレクサ６７とフリップフロップ回路６８とから
構成される。マルチプレクサ６７は、パターン発生手段
５４からの入力データＤａｔａをデータ端子Ｄ１に入力
し、フリップフロップ回路６８からの出力データＰＤを
データ端子Ｄ０にそれぞれ入力する。マルチプレクサ６
７はセレクト端子Ｓに入力される切替信号ＣＨに応じて
データ端子Ｄ０又はＤ１のいずれか一方を選択的に出力
端子Ｑから出力する。フリップフロップ回路６８はマル
チプレクサ６７によって選択的に出力されるデータを入
力し、それを動作クロックＣＬＫのタイミングで保持
し、出力データＰＤとして出力する。
【００１２】以下、この実施の形態に係るデータ保持回
路６６の動作を説明する。図２は、図１のデータ保持回
路６６の動作例を示すタイムチャート図である。図にお
いて、動作クロックＣＬＫはフリップフロップ回路６８
のクロック端子Ｃに入力するものであり、切替信号ＣＨ
はマルチプレクサ６７のセレクト端子Ｓに入力するもの
であり、入力データＤａｔａはマルチプレクサ６７のデ
ータ端子Ｄ１に入力するものであり、出力データＰＤは
フリップフロップ回路６８から動作クロックＣＬＫに同
期して出力されるデータである。
路６６の動作を説明する。図２は、図１のデータ保持回
路６６の動作例を示すタイムチャート図である。図にお
いて、動作クロックＣＬＫはフリップフロップ回路６８
のクロック端子Ｃに入力するものであり、切替信号ＣＨ
はマルチプレクサ６７のセレクト端子Ｓに入力するもの
であり、入力データＤａｔａはマルチプレクサ６７のデ
ータ端子Ｄ１に入力するものであり、出力データＰＤは
フリップフロップ回路６８から動作クロックＣＬＫに同
期して出力されるデータである。
【００１３】図２において、動作クロックＣＬＫは所定
周期で時刻ｔ１〜ｔ８の順番で順次発生する。この動作
クロックの２倍の周期で切替信号ＣＨが出力される。切
替信号ＣＨは動作クロックＣＬＫの中間付近で値が変化
するようになっている。切替信号ＣＨは通常Ｄ−ＲＡＭ
のライトイネーブル信号であり、ローレベルの場合にラ
イトイネーブルとなり、ハイレベルの場合にライトディ
セーブルとなる。従って、この切替信号ＣＨがローレベ
ル（ライトイネーブル）の場合には、マルチプレクサ６
７は端子Ｄ０側の入力データすなわちフリップフロップ
回路６８の出力データＰＤをフリップフロップ回路６８
に出力するので、そのままフリップフロップ回路６８に
保持されていたデータが引き続き保持される。逆に切替
信号ＣＨがハイレベル（ライトディセーブル）の場合に
は、マルチプレクサ６７はデータ端子Ｄ１側の入力デー
タＤａｔａをフリップフロップ回路６８に出力する。従
って、切替信号がローレベル（ライトイネーブル）の時
にはフリップフロップ回路６８の出力データＰＤがその
まま保持されるので、入力データＤａｔａが変化したと
してもデータ書込み動作になんらの影響も与えない。切
替信号がハイレベル（ライトディセーブル）の時には入
力データＤａｔａがフリップフロップ回路６８に出力さ
れるようになる。まず、時刻ｔ１、ｔ２、ｔ５及びｔ６
では、切替信号ＣＨがローレベル（ライトイネーブル）
なので、マルチプレクサ６７はフリップフロップ回路６
８の出力データＰＤをそのまま保持する。特に、時刻ｔ
５と時刻ｔ６の間では入力データＤａｔａがローレベル
からハイレベルに切り替わっているが、仮にここで、リ
フレッシュ動作が行われた場合、従来だとここでデータ
が切り替わってしまい、データが破壊されることを意味
する。しかしながら、この実施の形態の場合、切替信号
ＣＨがローレベル（ライトイネーブル）なので、マルチ
プレクサ６７はデータ端子Ｄ０側の入力すなわちフリッ
プフロップ回路６８の出力データＰＤをフリップフロッ
プ回路６８に出力し続けるので、入力データＤａｔａの
切り替わりによる影響は受けないことになる。そして、
時刻ｔ６と時刻ｔ７との間で、切替信号ＣＨがローレベ
ル（ライトイネーブル）からハイレベル（ライトディセ
ーブル）に切り換えるので、マルチプレクサ６〕データ
端子Ｄ１側の入力データＤａｔａをフリップフロップ回
路６８に出力するようになり、時刻ｔ７でその入力デー
タＤａｔａが保持され出力データＰＤとして出力される
ようになる。このようにこの実施の形態によれば、ライ
ト状態でデータが変化しないので、ヒドンリフレッシュ
機能を搭載したＤ−ＲＡＭであってもリフレッシュ動作
がライト状態に行われるのか否かを考慮しなくてもよい
ので、試験プログラムを容易に作成することができると
いう効果がある。なお、上述の実施の形態デハ、マルチ
プレクサとフリップフロップ回路とでデータ保持回路６
６を作成する場合について説明したが、これ以外の回路
構成で同様の機能を行えるものを作成してもよいことは
いうまでもない。
周期で時刻ｔ１〜ｔ８の順番で順次発生する。この動作
クロックの２倍の周期で切替信号ＣＨが出力される。切
替信号ＣＨは動作クロックＣＬＫの中間付近で値が変化
するようになっている。切替信号ＣＨは通常Ｄ−ＲＡＭ
のライトイネーブル信号であり、ローレベルの場合にラ
イトイネーブルとなり、ハイレベルの場合にライトディ
セーブルとなる。従って、この切替信号ＣＨがローレベ
ル（ライトイネーブル）の場合には、マルチプレクサ６
７は端子Ｄ０側の入力データすなわちフリップフロップ
回路６８の出力データＰＤをフリップフロップ回路６８
に出力するので、そのままフリップフロップ回路６８に
保持されていたデータが引き続き保持される。逆に切替
信号ＣＨがハイレベル（ライトディセーブル）の場合に
は、マルチプレクサ６７はデータ端子Ｄ１側の入力デー
タＤａｔａをフリップフロップ回路６８に出力する。従
って、切替信号がローレベル（ライトイネーブル）の時
にはフリップフロップ回路６８の出力データＰＤがその
まま保持されるので、入力データＤａｔａが変化したと
してもデータ書込み動作になんらの影響も与えない。切
替信号がハイレベル（ライトディセーブル）の時には入
力データＤａｔａがフリップフロップ回路６８に出力さ
れるようになる。まず、時刻ｔ１、ｔ２、ｔ５及びｔ６
では、切替信号ＣＨがローレベル（ライトイネーブル）
なので、マルチプレクサ６７はフリップフロップ回路６
８の出力データＰＤをそのまま保持する。特に、時刻ｔ
５と時刻ｔ６の間では入力データＤａｔａがローレベル
からハイレベルに切り替わっているが、仮にここで、リ
フレッシュ動作が行われた場合、従来だとここでデータ
が切り替わってしまい、データが破壊されることを意味
する。しかしながら、この実施の形態の場合、切替信号
ＣＨがローレベル（ライトイネーブル）なので、マルチ
プレクサ６７はデータ端子Ｄ０側の入力すなわちフリッ
プフロップ回路６８の出力データＰＤをフリップフロッ
プ回路６８に出力し続けるので、入力データＤａｔａの
切り替わりによる影響は受けないことになる。そして、
時刻ｔ６と時刻ｔ７との間で、切替信号ＣＨがローレベ
ル（ライトイネーブル）からハイレベル（ライトディセ
ーブル）に切り換えるので、マルチプレクサ６〕データ
端子Ｄ１側の入力データＤａｔａをフリップフロップ回
路６８に出力するようになり、時刻ｔ７でその入力デー
タＤａｔａが保持され出力データＰＤとして出力される
ようになる。このようにこの実施の形態によれば、ライ
ト状態でデータが変化しないので、ヒドンリフレッシュ
機能を搭載したＤ−ＲＡＭであってもリフレッシュ動作
がライト状態に行われるのか否かを考慮しなくてもよい
ので、試験プログラムを容易に作成することができると
いう効果がある。なお、上述の実施の形態デハ、マルチ
プレクサとフリップフロップ回路とでデータ保持回路６
６を作成する場合について説明したが、これ以外の回路
構成で同様の機能を行えるものを作成してもよいことは
いうまでもない。
【００１４】
【発明の効果】本発明によれば、ヒドンリフレッシュ機
能を有するＤ−ＲＡＭを試験する際に、データライト状
態か否かを考慮することなく試験プログラムを作成する
ことができ、それに基づいた試験を行うことができると
いう効果がある。
能を有するＤ−ＲＡＭを試験する際に、データライト状
態か否かを考慮することなく試験プログラムを作成する
ことができ、それに基づいた試験を行うことができると
いう効果がある。
【図１】 本発明に係るＩＣ試験装置のパターン発生手
段と出力側に設けられるデータ保持回路の構成を示す図
である。
段と出力側に設けられるデータ保持回路の構成を示す図
である。
【図２】 図１のデータ保持回路の動作例を示すタイム
チャート図である。
チャート図である。
【図３】 従来のＩＣ試験装置の概略構成を示すブロッ
ク図である。
ク図である。
５０…テスタ部、５１…制御手段、５２…ＤＣ測定手
段、５３…タイミング発生手段、５４…パターン発生手
段、５５…ピン制御手段、５６…ピンエレクトロニク
ス、５７，５７ａ〜５７ｄ…フェイルメモリ、５８…入
出力切替手段、５９…データセレクタ、６０…フォーマ
ッタ、６１…Ｉ／Ｏフォーマッタ、６２…コンパレータ
ロジック回路、６３Ｐ…パス／フェイルレジスタ、６４
…ドライバ、６５…アナログコンパレータ、６６…デー
タ保持回路、６７…マルチプレクサ、６８…フリップフ
ロップ回路、６９…テスタバス、７０…ＩＣ取付装置、
７１…被測定ＩＣ
段、５３…タイミング発生手段、５４…パターン発生手
段、５５…ピン制御手段、５６…ピンエレクトロニク
ス、５７，５７ａ〜５７ｄ…フェイルメモリ、５８…入
出力切替手段、５９…データセレクタ、６０…フォーマ
ッタ、６１…Ｉ／Ｏフォーマッタ、６２…コンパレータ
ロジック回路、６３Ｐ…パス／フェイルレジスタ、６４
…ドライバ、６５…アナログコンパレータ、６６…デー
タ保持回路、６７…マルチプレクサ、６８…フリップフ
ロップ回路、６９…テスタバス、７０…ＩＣ取付装置、
７１…被測定ＩＣ
Claims (1)
- 【請求項１】 被測定ＩＣのアドレスを指定するための
指定アドレス、その指定アドレスに書込まれるデータ及
び前記被測定ＩＣの書込又は読出状態を指定する読み書
き制御信号などの試験信号を発生するＩＣ試験装置の試
験信号発生装置において、 前記試験信号発生手段から出力される前記読み書き制御
信号が前記テストパターンの書込状態を指定している間
は、前記書込まれるデータが変化しても、その変化後の
データを前記被測定ＩＣに入力しないようにするデータ
保持手段を具えたことを特徴とするＩＣ試験装置の試験
信号発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8253841A JPH1083697A (ja) | 1996-09-04 | 1996-09-04 | Ｉｃ試験装置の試験信号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8253841A JPH1083697A (ja) | 1996-09-04 | 1996-09-04 | Ｉｃ試験装置の試験信号発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1083697A true JPH1083697A (ja) | 1998-03-31 |
Family
ID=17256887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8253841A Pending JPH1083697A (ja) | 1996-09-04 | 1996-09-04 | Ｉｃ試験装置の試験信号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1083697A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6361346B1 (en) | 1999-09-14 | 2002-03-26 | 3M Innovative Properties Company | Connector system |
| JP4828700B2 (ja) * | 1998-10-19 | 2011-11-30 | テラダイン・インコーポレーテッド | 集積多重チャンネルアナログテスト装置のアーキテクチャ |
-
1996
- 1996-09-04 JP JP8253841A patent/JPH1083697A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4828700B2 (ja) * | 1998-10-19 | 2011-11-30 | テラダイン・インコーポレーテッド | 集積多重チャンネルアナログテスト装置のアーキテクチャ |
| US6361346B1 (en) | 1999-09-14 | 2002-03-26 | 3M Innovative Properties Company | Connector system |
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