JP4828700B2 - 集積多重チャンネルアナログテスト装置のアーキテクチャ - Google Patents

Description

【０００１】
本発明は一般的に自動テスト装置に関し、さらに詳しくは、アナログおよび混合信号の電子回路アッセンブリをテストするテスト装置のアーキテクチャに関する。
【０００２】
電子回路アッセンブリはこれらの製造過程において通常少なくとも一度はテストされる。テストの１つのタイプは機能テストとして一般的に知られており、この機能テストは通常、テスト対象ユニット（Ｕｎｉｔ Ｕｎｄｅｒ Ｔｅｓｔ）（ＵＵＴ）がその最終動作環境において適正（正常）に動作することができるか否かを判断するために用いられるものである。この目的のために、機能テストは、ＵＵＴにテスト刺激を与え、ＵＵＴによって発生された応答を観測し、次に観測された応答が正常に動作するＵＵＴとして許容できるか否かを判断することを含んでいる。
【０００３】
アナログのみ、またはアナログとディジタルの両方（即ち、混合信号）の回路を含む回路アッセンブリの機能テストは特有の問題が生ずる。その理由は、これらアッセンブリに対する与えられたテスト刺激や観測された応答が通常多くの異なる波形やレベルを含むからである。さらに、観測された応答は、通常テスト刺激に関係づけて、また時には相互に関係づけて評価されなければならない。従って、多くの場合、これら回路アッセンブリの最終動作環境に非常に類似する態様でテスト刺激を発生し且つ応答を評価することは非常に興味深いものである。
【０００４】
さらに、回路アッセンブリの機能テストは通常製造環境で行われるため、回路アッセンブリを素早くテストして、その回路アッセンブリの問題を早急に突き止めることが重要であり、それによって製造コストを抑えている。
【０００５】
図１は従来のテスト装置アーキテクチャ１００を示しており、このアーキテクチャ１００は、アナログおよび／または混合信号回路を有する電子回路アッセンブリの機能テストを行うために使用することができる。アーキテクチャ１００は多数の個別計器１０４、１０６および１０８を含み、これら計器はＵＵＴ１１２にテスト刺激を与え、且つＵＵＴ１１２によって発生された応答を観測する。
【０００６】
ＵＵＴ１１２はアナログまたは混合信号回路を含んでもよいので、計器１０４、１０６および１０８はアナログおよびディジタル両方の計器を含んでもよい。例えば、アナログ計器は、正弦波形、三角波形または方形波形のような任意の波形または標準波形を発生する関数発生器；ＵＵＴ１１２によって生成されるレベルを測定するマルチメータ；ＵＵＴ１１２によって生成される波形をサンプリングし、その後の分析用にサンプルをメモリ（図示せず）に格納する波形ディジタイザ；または周波数、周期および時間間隔を測定するタイマ／カウンタを含んでもよい。
【０００７】
さらに、ディジタル計器はディジタル信号をドライブ（駆動）し、ＵＵＴ１１２の論理状態を感知し、ＵＵＴ１１２によって生成されたディジタル信号の一定のパラメータを測定するデバイスを含んでもよい。例えば、ディジタル計器の１つは特定の時点でのディジタル信号の論理レベルを測定するために用いることができる。
【０００８】
計器１０４、１０６および１０８はホストコンピュータ１０２によって制御され、このホストコンピュータ１０２はバス１１４を介して計器１０４、１０６および１０８と通信する。計器１０４、１０６および１０８もまた通常はバス１１６に接続され、このバス１１６は上記計器間においてトリガ信号を搬送する。典型的なテスト構造において、バス１１４および１１６はＨＰ−ＩＢ（ＩＥＥＥ−４８８）またはＶＸＩバス（ＩＥＥＥ−１１５５）のような標準インターフェースとコンパチブルである（互換性がある）。従って、ホストコンピュータ１０２は、バス１１４および１１６によって搬送された制御信号とトリガ信号を特定することによって、計器１０４、１０６および１０８の動作と同期し且つこの動作を制御するようにプログラムすることができる。
【０００９】
上述のように、機能テストはＵＵＴにテスト刺激を与えること、およびＵＵＴによって発生される応答を観測することを含む。この理由のため、代表的なアーキテクチャ１００もまたスイッチマトリクス１１０を含み、このスイッチマトリクス１００もバス１１４を介してホストコンピュータ１０２によって制御される。上記スイッチマトリクス１１０は、通常ＵＵＴ１１２の選択されたノードに計器１０４、１０６および１０８を接続するように制御されるリレー（継電器）を含む。機能テスト中に選択されるノードは、通常ＵＵＴの最終動作環境において用いられるこれらのノードである。
【００１０】
例えば、計器１０４、１０６および１０８の１つ以上は、テスト信号を上記ノードに印加するためにＵＵＴ１１２のノードに接続することができる。さらに、ＵＵＴ１１２の他のノードでの応答信号は、計器１０４、１０６および１０８の１つ以上によって測定することができる。従って、ホストコンピュータ１０２はスイッチマトリクス１１０内の継電器を作動させるようにプログラムしてもよく、これによりテスト中に計器１０４、１０６および１０８とＵＵＴ１１２のノードとの間で必要な接続を確立する。
【００１１】
アナログおよびディジタルの両計器がスイッチマトリクスを介してＵＵＴに接続されているアーキテクチャ１００の例が、米国カリフォルニア州Ｗａｌｎｕｔ ＣｒｅｅｋのＴＥＲＡＤＹＮＥ（登録商標）社に付与された米国特許４、０７０、５６５に示されている。ドライバ計器がＵＵＴに直接接続されると共に測定計器がスイッチマトリクスを介してＵＵＴに接続されているテスト装置アーキテクチャの別の例が、またＴＥＲＡＤＹＮＥ（登録商標）社に付与された米国特許４、２１６、５３９に示されている。
【００１２】
テスト装置アーキテクチャ１００は、電子回路アッセンブリの機能テストを行うために用いられてきたが、幾つかの欠点が認められている。例えば、上述したように、機能テストは通常ＵＵＴがその最終動作環境において正常に動作するかを判断するために用いられる。このことは一般的に、アーキテクチャ１００がＵＵＴの動作環境にできる限り類似するようにシミュレートしなければならず、このシミュレートされた環境においてＵＵＴの性能を正確に評価しなければならない、ということを意味する。しかし、従来のアーキテクチャ１００は個別の計器１０４、１０６および１０８の集合に基づいており、多くの場合、要求に応じた動作環境をシミュレートすることができない。
【００１３】
例えば、ＵＵＴのノードにおいて信号を評価するために多数の測定が必要な場合、ホストコンピュータ１０２はスイッチマトリクス１１０を制御し、多数の測定計器を上記ノードに接続する。しかし、この場合、ノードが正常な動作中に通常起こらない望ましくない負荷条件下にさらされる恐れがある。
【００１４】
多数の測定計器をノードに接続することが望ましくない負荷条件を引起こさなかったとしても、依然として測定の精度は影響されると思われる。特に、異なる測定計器は異なる入力コンフィギュレーション
（構成）を有し、各々固有の遅延特性を有している。これらの遅延は未知であり且つ異なり、従来のアーキテクチャ１００では対処できず、さらに測定の精度を低下させる。
【００１５】
単一のノードに多数の測定計器を接続する代わりに、ホストコンピュータ１０２がスイッチマトリクス１１０を制御し、上記測定計器をノードに逐次接続することもできる。この方法は望ましくない負荷条件を回避できるかも知れないが、通常ノードにおける多数の測定を異なった時点で行う必要がある。このために、ノードにおける測定を同時に行うことができず、いかに正確で反復性があっても１つの測定値を別の測定値に関連づけて分析することは非常に困難である。
【００１６】
従来のアーキテクチャ１００の他の欠点は、一般的に非同期であるということである。これもまた、アーキテクチャ１００が個別の計器１０４、１０６および１０８の集合によって構成されるためである。計器１０４、１０６および１０８はトリガバス１１６に接続され、そのため同じトリガイベントに応答することはできるが、計器１０４、１０６および１０８は通常同じクロック基準に従って動作するわけではない。このため、上記計器が実際トリガイベントに応答する時を予測することは非常に困難である。その結果、異なる計器による測定値間の良好な相関関係を達成することが困難になる。
【００１７】
さらに、個別計器１０４、１０６および１０８の集合に基づくアーキテクチャを有することのもうひとつの欠点は、多くの場合複数の機能のを複製（重複）することであり、そのためコストが上昇し且つスペースが要求されることである。例えば、計器１０４、１０６および１０８の各々は、通常信号調節、回路保護および機能分類を行うそれ自身の入力部を有している。しかし、多くの場合、この機能を複製しなければならないことは、計器１０４、１０６および１０８を用いてＵＵＴの単一のノードで測定する場合に特に明らかである。
【００１８】
さらにもう１つの欠点は、通常テスト装置１００とＵＵＴとの間に特注のケーブルが要求されることである。一般に特注のハードウェアには多大な費用がかかる。さらに、スイッチマトリクス１１０は通常継電器と共に使用され、これのよりコストがかかるだけでなく、多くの場合信頼性を失うことになる。
【００１９】
従って、アナログおよび混合信号電子回路アッセンブリの最終動作環境をよくシミュレートすることができ、このシミュレートされた環境においてこれらの性能を正確に評価することのできるテスト装置アーキテクチャが求められている。そのようなテスト装置アーキテクチャは製造中に回路アッセンブリの機能テストを行うために有用である。多数のテスト測定値の間により良い相関関係を提供するアナログテスト装置が高く望まれている。
発明の概要
上記背景を考慮し、本発明の目的は、より高度な精度および反復性（再現性）をもってアナログおよび混合信号の電子回路アッセンブリのテストを行うことができるテスト装置を提供することである。
【００２０】
本発明のもう１つの目的は、テスト測定値の間のより良い相関関係を達成することができるアナログテスト装置を提供することである。
さらに、本発明のもう１つの目的は、よりコストの低い信頼性のあるアナログテスト装置を提供することである。
【００２１】
上記および他の目的は複数のチャンネルを有するアナログテスト装置において達成され、各チャンネルはテスト対象ユニットのノードに連結され、また各チャンネルは複数のドライバおよび測定回路を含んでいる。好ましい具体例において、各チャンネルは、テスト対象ユニットのノードにおいてテスト刺激を与える出力バッファに連結される駆動回路を含み、また各チャンネルはテスト対象ユニットのノードにおいて供給される信号のパラメータを測定する共有入力バッファに連結される複数の測定回路を含んでいる。
【００２２】
本発明の１つの特徴によれば、各チャンネルはドライバおよび測定回路に連結され、共有タイミングイベントをドライバおよび測定回路並びに複数のチャンネルに供給するトリガ回路をさらに含んでいる。
【００２３】
もう１つの実施例において、アナログテスト装置は、各チャンネルに連結され、チャンネルの入力、出力および内部動作を同期させるマスタクロック基準回路を含んでいる。
【００２４】
もう１つの具体例において、テスト刺激がアナログ回路のノードの一部に加えられ、アナログ回路によって発生される応答はノードの別の部分で測定される。さらに、その応答はチャンネルのそれぞれにおいてディジタイザによってサンプリングされる。そしてサンプリングされた応答は、アナログテスト装置内に含まれるメモリに格納される。応答測定値の１つがテストの失敗を示す場合、格納されたサンプルが分析され、故障の原因を判断する。
【００２５】
もう１つの実施例において、トリガイベントがチャンネルの１つのトリガ回路によって各チャンネルのドライバおよび測定回路に周期的に印加される。そしてテスト中のアナログ回路のノードにおいて、テスト刺激が自動的に加えられ、応答が自動的に観測される。周期的トリガイベントに対応する時間に、テスト刺激が加えられ、応答が観測される。次に、観測された応答が評価され、これによりテスト中のアナログ回路が正常に機能しているかを判断する。
【００２６】
更なる目的と利点は、以下の記述と図面を考慮することから明らかとなるであろう。
好ましい実施例の説明
図２Ａは本発明によるアナログテスト装置の全体的なアーキテクチャ２００を示している。このアナログテスト装置は、主としてアナログおよび／または混合信号回路を含む電子回路アッセンブリについて機能テストを行うために用いられる。
【００２７】
アーキテクチャ２００は、複数のチャンネル２０４、２０６および２０８を含み、これらチャンネルはテスト対象ユニット（ＵＵＴ）２１２の各ノードに接続されている。アーキテクチャ２００を有するアナログテスト装置は主に機能テストを行うために用いられるので、ＵＵＴ２１２の各ノードは外部ノードであり、これらノードはＵＵＴ２１２の正常な動作中に用いられる。しかし、チャンネル２０４、２０６および２０８はＵＵＴ２１２の各内部ノードに接続されることもできることを理解すべきである。
【００２８】
上述の実施の形態において、チャンネル２０４、２０６および２０８は同一である。従って、各チャンネルはＵＵＴ２１２の１つの外部ノードにおいて信号およびレベルを駆動および／または測定する同じ回路を含むことが好ましい。
【００２９】
チャンネル２０４、２０６および２０８並びに共用（共有）メモリ２４８は、バス２１４および２１５を介し同期回路２７０を通してホストコンピュータ２０２に連結している。ホストコンピュータ２０２は、ウィンドウズ（Ｒ）９５オペレーティングシステムを有するインテル（Ｒ）のパーソナルコンピュータでもよい。インテル（Ｒ）は、米国カリフォルニア州Ｓａｎｎｔａ Ｃｌａｒａのインテル社の登録商標であり；ウィンドウズ（Ｒ）９５は、米国ワシントン州Ｒｅｄｍｏｎｄのマイクロソフト社の登録商標である。従って、ホストコンピュータ２０２は汎用コンピュータであり、オペレータインターフェース機能、数学的計算およびテスト機能のような様々な動作を行うようにプログラムすることができる。
【００３０】
さらに、チャンネル２０４、２０６および２０８並びに共有メモリ２４８は、従来の方法でバス２１４、２１５を介してホストコンピュータ２０２と通信する。例えば、バス２１５は、ＨＰ−ＩＢ（ＩＥＥＥ−４８８）またはＶＸＩバス（ＩＥＥＥ−１１５５）のような標準インターフェースと互換性がある。
【００３１】
チャンネル２０４、２０６および２０８並びに同期回路２７０は、ライン２４６を介してマスタクロック基準回路２４４にも連結している。さらに、チャンネル２０４、２０６および２０８内の回路と同期回路２７０とのタイミングは、同じマスタクロック基準回路２４４に基づいていることが好ましい。このようにして、チャンネル２０４、２０６および２０８は同期して動作し、ホストコンピュータ２０２により生成された制御信号は、チャンネル２０４、２０６および２０８と同期をとることができる。
【００３２】
さらに、チャンネル２０４、２０６および２０８はバス２１６に接続されており、このバス２１６はチャンネル間においてトリガ信号を分配する。バス２１６はまた本明細書において後述するように、チャンネル２０４、２０６および２０８を同期して動作させる役割を果たす。
【００３３】
最後に、チャンネル２０４、２０６および２０８はバス２５２を介して共有メモリ２４８に接続されている。チャンネル２０４、２０６および２０８のいずれか１つが共有メモリ２４８にデータを書込み、または共有メモリ２４８からデータを読み出し、この共有メモリ２４８はアナログテスト装置のいくつかの新たな特性を実行するのに有用である。
【００３４】
図２Ｂは、チャンネル２０４のアーキテクチャを示している。上述したように、チャンネル２０４、２０６および２０８は同一であることが好ましく、従って同一のアーキテクチャを共有している。
【００３５】
チャンネル２０４は、ドライバ（駆動）回路２２２と測定回路２２４および２２６のような複数の測定回路とを含んでいる。駆動回路２２２並びに測定回路２２４および２２６のそれぞれはバス２１４上でホストコンピュータ２０２により供給される制御信号に応答する従来の手段（図示せず）を含んでいる。制御手段の様々な具体例が当業者に知られているので、制御手段の特別な実施は本発明にとって重要でないことを理解すべきである。
【００３６】
駆動回路２２２並びに測定回路２２４および２２６もまた、マルチビットレジスタ２６０、２６２および２６４（図２Ｂ）を含んでいることが好ましく、ホストコンピュータ２０２は、駆動または測定機能が開始したか；回路２２２、２２４および２２６がトリガ信号を待受けているか；回路２２２、２２４および２２６は現在駆動または測定の過程にあるか；および駆動または測定機能が終了したか、というような状況情報を判断するために上記マルチビットレジスタ２６０、２６２および２６４に照会することができる。これらレジスタ２６０、２６２および２６４は、アナログテスト装置の新規な特性を実行するのにもまた有用である。
【００３７】
さらに、駆動回路２２２と測定回路２２４および２２６は、従来のテスト装置アーキテクチャにおける個別の計器によって通常提供される機能を実行することが好ましい。例えば、図３は関数発生器３２２を示しており、駆動回路２２２の一具体例を例示することを意図している。ホストコンピュータ２０２の制御の下で、関数発生器３２２は、ＵＵＴ２１２の機能テストを行うのに有用な標準的波形または任意波形を生成することが好ましい。例えば、関数発生器３２２は標準的正弦波、三角波または方形波形；並びに直流電圧および電流レベルを供給するように制御することができる。
【００３８】
図３はまた、ディジタルマルチメータ（ＤＭＭ）３２４、ディジタイザ３２６、タイマ／カウンタ３３６およびピーク検出器３３８を示す。これら電子装置は、図２Ｂに示される複数の測定回路の具体例を例示すことを意図している。例えば、ＤＭＭ３２４はＵＵＴ２１２のノードにおける電圧レベルまたは電流レベルを測定するように制御してもよく；ディジタイザ３２６はノードにおける波形をサンプリングし、サンプルを共有メモリ２４８のようなメモリに格納するように制御してもよく；タイマ／カウンタ３３６はノードにおける周波数、周期、時間間隔の測定を行うように制御してもよく；且つピーク検出器３３８はＵＵＴ２１２のノードにおけるピーク電圧を測定するように制御してもよい。
【００３９】
関数発生器３２２、ＤＭＭ３２４、ディジタイザ３２６、タイマ／カウンタ３３６およびピーク検出器３３８は、当業者にとって公知の機能を実行する。従って、これら装置の特定の実施は、本発明にとって重要ではない。
【００４０】
図２Ｂに示すように、チャンネル２０４はトリガ回路２２８をさらに含み、このトリガ回路２２８もまたホストコンピュータ２０２よって供給される制御信号に応答する従来の手段（図示せず）を含んでいる。トリガ回路２２８は遅延トリガ、イベントトリガおよびエッジトリガのような従来のテスト装置に見られる特徴を提示する。
【００４１】
さらに、トリガ回路２２８により供給される信号は、ライン２３２を介してドライバ２２２および測定回路２２４、２２６により共有される。従って、ホストコンピュータ２０２は、回路２２２、２２４および２２６内のステータスレジスタ２６０、２６２および２６４に照会し、前記各回路がトリガ回路２２８からのトリガを待機しているか否かを判断することができる。図３に示される具体例において、トリガ回路３２８によって供給される信号は、関数発生器３２２、ＤＭＭ３２４、ディジタイザ３２６、タイマ／カウンタ３３６およびピーク検出器３３８によって同様に共用される。
【００４２】
トリガ回路２２８によって生成された信号は、各チャンネル内のドライバおよび測定回路によって共用されるだけでなく、トリガバス２１６を介して他のチャンネルにも配信されることもできる。例えば、図２Ａは、チャンネル２０４、２０６および２０８のそれぞれがトリガバス２１６にアクセスすることを示している。
【００４３】
上述したように、アーキテクチャ２００におけるチャンネル２０４、２０６および２０８のそれぞれは同一であることが好ましい。従って、チャンネル２０４、２０６および２０８のそれぞれは同一のトリガ回路を含んでおり、このトリガ回路はバス２１６を介して他のチャンネルへ、あるいは他のチャンネルからトリガ信号を配信および受信することができる。
【００４４】
トリガ回路２２８は当業者にとって公知の機能を実行するので、トリガ回路２２８の特定の実施もまた本発明にとって重要ではない。しかし、本発明の重要な利点は、各チャンネル内のドライバおよび測定回路間でトリガ回路２２８を共有し、且つ他のチャンネルにトリガ信号を配信することから得られる。
【００４５】
例えば、ホストコンピュータ２０２は、波形の検出後に特定の時間、「停止」トリガを放出するようにトリガ回路３２８をプログラミングしてもよい。また、ホストコンピュータ２０２は、「開始」トリガ上での波形の生成を開始し、「停止」トリガ上での波形の生成を停止するように関数発生器３２２をプログラミングしてもよい。次に、ホストコンピュータ２０２は個別のリレー（継電器）３３４を閉じ、トリガ回路３２８を制御して「開始」トリガを生成してもよい。そして、関数発生器３２２は波形の生成を開始し、この波形はライン３３０上のトリガ回路３２８によって検出される。また、トリガ回路３２８は指定された時間量の計数を開始する。指定された時間量が経過すると、トリガ回路３２８は「停止」トリガを放出し、これにより関数発生器は波形の生成を停止する。各チャンネルは制御バス２１４とトリガバス２１６に連結しているため、ホストコンピュータ２０２は同じまたは異なったチャンネルに配置された関数発生器とトリガ回路を同様に制御、監視するようにしてよい。
【００４６】
上述のように、チャンネル２０４、２０６および２０８は、ＵＵＴ２１２の１つのノードにおける信号とレベルを送信および／または測定することが望ましい。そのため、各チャンネル２０４、２０６および２０８は、出力バッファ２１８と入力バッファ２２０を含んでいる。さらに、図２Ｂに示すように、各チャンネル２０４、２０６および２０８は好ましくは個別継電器２３４含み、この個別継電器によりＵＵＴ２１２のノードと入力バッファ２２０からバッファ２１８の出力を選択的に接続、切断する。個別継電器２３４はまた、ホストコンピュータ２０２から供給される制御信号に応答する従来の手段（図示せず）を含んでいる。
【００４７】
例えば、継電器２３４が閉じているとき、出力バッファ２１８は駆動回路２２２によって生成されたテスト刺激をＵＵＴ２１２のノードに搬送することができる。同様に、継電器３３４が閉じているとき、図３に示す出力バッファ３１８は関数発生器３２２によって生成された波形をＵＵＴ２１２のノードに送信することができる。
【００４８】
さらに、入力バッファ２２０は、送信されたテスト刺激を観測し、それをライン２３０上の測定回路２２４、２２６とトリガ回路２２８に供給する。同様に、入力バッファ３２０（図３）は送信されたテスト刺激を観測し、それをライン３３０上のＤＭＭ３２４、ディジタイザ３２６、タイマ／カウンタ３３６、ピーク検出器３３８、トリガ回路３２８に供給する。このようにして、例えば、テスト刺激に関するパラメータを測定回路によって測定することができ、また、テスト刺激によって指令された時にトリガ回路によってトリガ信号を生成することもできる。
【００４９】
さらに、継電器２３４が開いているとき、出力バッファ２２０はＵＵＴ２１２のノードにおける応答信号を観測し、それをライン２３０上の測定回路２２４、２２６とトリガ回路に供給することができる。同様に、入力バッファ３２０はＵＵＴ２１２のノードにおける応答信号を観測し、それを継電器３３４が開いているときにＤＭＭ３２４、ディジタイザ３２６、タイマ／カウンタ３３６、ピーク検出器３３８、トリガ回路３２８に供給することができる。このようにして、例えば、応答信号に関するパラメータを測定回路によって測定することができ、また、応答信号によって指定された時にトリガ回路によってトリガ信号を生成することもできる。
【００５０】
さらに、継電器２３４が閉じ、チャンネル２０４がＵＵＴ２１２のノードに接続しているとき、入力バッファ２２０はテスト刺激とＵＵＴ２１２によって生成された応答信号の組み合わせを観測することができる。同様に、継電器３３４が閉じているとき、入力バッファ３２０はテスト刺激とＵＵＴ２１２によって生成された応答信号の組み合わせを観測することができる。テスト刺激と応答信号を正しく組み合わせるには、一般的に付加回路（図示せず）が必要である。
【００５１】
特に、電流感知レジスタ（図示せず）がノード３４０（図３）とＵＵＴ２１２間に接続されてよい。そして、継電器３３４を閉じ、電流感知レジスタは、出力バッファ３１８の電流出力を測定し、出力バッファ３１８によって供給される電圧を電流値に変換するために用いるようにしてよい。各チャンネル２０４、２０６および２０８は、ＵＵＴ２１２の１つのノードにおける信号とレベルを送信および／または測定することが望ましいので、継電器３３４は開いてよく、入力バッファ３２０とＵＵＴ２１２間のインピーダンスの不一致を低減するためにこの同じレジスタを使用してもよい。
【００５２】
入力バッファ２２０、３２０が観測する信号とレベルは、広範囲のアナログレベルに亘る可能性がある。このため、入力バッファ２２０、３２０は、広範囲のアナログレベルの測定を容易にする回路（図示せず）を含むことが望ましい。このような回路は、ＴＥＲＡＤＹＮＥ（登録商標）社による１９９８年６月２４日出願の米国特許出願０９／１０４、０９９号に示されており、ここではその全てを援用する。同出願においては、広範囲のアナログ電圧、電流レベルを感知し、その上、テスト対象ユニットのロード要求を満たす回路を記述している。
【００５３】
上記発明においては、複数の測定回路とトリガ回路によって入力バッファ２２０が共有されていることを重要な特徴としている。例えば、入力バッファ２２０を測定回路２２４、２２６とトリガ回路間で共有することによって、回路２２４、２６、２２８に連結される各々の入力バッファに要求されるスペースを節約することができる。
【００５４】
さらに、測定回路２２４、２２６をライン２３０を介して入力バッファ２２０に連結することにより、テスト技師（エンジニア）が測定回路２２４、２２６による測定結果間で絶対的な相関関係を導くと予想される。これはテスト技師が回路２２４、２２６により本質的に同時に測定することができるようになるためである。例えば、テスト技師は、ＤＭＭ３２４（図３）とタイマ／カウンタ３３６（図３）を用いることにより同時に測定をすることができるようになるであろう。
【００５５】
測定結果間で絶対的な相関関係を導くことが電子回路アッセンブリの機能テストを行う際重要であるのは、部品のノードにおける信号の１つ以上のパラメータを同時に正確に測定することができるためである。さらには、指定された時に正確にパラメータを測定することができる。これはつまり、テスト中の部品が生成する信号のパラメータを最終動作環境で現れるような状態で測定し、続いて評価することが可能であるということである。異なる装置の集まりでなる従来のアナログテスト装置では、測定結果間でこのような相関関係を導くことは事実上不可能なことである。
【００５６】
上記発明のもう１つの重要な特徴は、アーキテクチャ２００（図２Ａ）が望ましくは複数の同一のチャンネルを含み、その各チャンネルは、テスト中の電子回路アッセンブリの１つのノードの信号とレベルを処理する回路を含んでいることである。また、アナログテスト装置が複数の同一のチャンネルを有することで、テスト技師が測定結果間で絶対的な相関関係を導くことができると予想される。これは、同一のチャンネルが好ましくは同じ固有の伝播遅延を持つ同じ入力構成を有するためである。上述のように、従来のアナログテスト装置は一般的に異なる装置の集まりからなり、各々が異なる入力構成であるため、結果的に遅延が多くの場合未知であり一様でない。
【００５７】
複数の同一のチャンネルにより得られる他の利点として、各チャンネルがバス２１４、２１６、ライン２４６に対して同様に接続していることである。特に、バス２１４、２１６、ライン２４６は標準ＶＸＩバスの一部でもよい。例えば、バス２１６はＶＸＩバストリガラインを含み、ライン２４６はＶＸＩバスクロックを搬送することができる。さらに、各チャンネルは、テスト中アセンブリに対し同様のインターフェースを供給する。従って、各々のチャンネルとテスト中アセンブリ間における特別注文のケーブル配線は必要ない。
【００５８】
上述のように、チャンネル２０４、２０６および２０８の回路のタイミングは、マスタクロック基準回路２４４に基づいていることが望ましい。さらに、これによりテスト技師が測定結果間で絶対的な相関関係を導くことができると予想される。
【００５９】
特に、図２Ａに示す各チャンネル２０４、２０６および２０８は、ライン２４６を介してマスタクロック基準回路２４４に接続されている。従って、チャンネル２０４、２０６および２０８における駆動回路、測定回路およびトリガ回路は同期して動作するよう構成することが望ましい。このような同期した動作は、従来のディジタルシステムに共通して見られるが、これまでアナログテスト装置において広く使用されてきたことがなかった。
【００６０】
対照的に、ホストコンピュータ２０２とＵＵＴ２１２は一般的にそれぞれ独自のクロック基準を有しており、アナログテスト装置と、また互いに非同期で動作する。
【００６１】
しかしながら、チャンネル２０４、２０６および２０８に適応される全ての信号とチャンネル２０４、２０６および２０８が生成する全ての信号は、マスタクロック基準回路２４４に同期していることが望ましい。これは、バス２１４上のホストコンピュータ２０２によって生成される制御信号およびＵＵＴ２１２に適応またはＵＵＴ２１２が受信する信号を含む。このような同期は、同期回路２７０、２７２（図２Ｂ）により従来の方法で可能であり、同期回路には従来のサンプリング回路やフリップフロップ（図示せず）が含まれ得る。
【００６２】
特に、各チャンネルにおけるドライバ回路、測定回路、トリガ回路は、それらの内部動作を自身と同期させるマスタクロック基準回路２４４と連結している。さらに、同期回路２７０は、ホストコンピュータ２０２とチャンネル２０４、２０６および２０８および共有メモリ２４８間を通過する制御信号およびデータを自身と同期させるマスタクロック基準回路２４４と連結されている（図２Ａ）。
【００６３】
さらに、同期回路２７２は、入力バッファ２２０から測定回路２２４、２２６およびトリガ回路２２８ヘ通過する信号を同期させるマスタクロック基準回路２４４と、入力バッファ２２０と測定回路２２４、２２６およびトリガ回路２２８間に連結されている（図２Ｂ）。対応する同期回路が同一の回路２０６、２０８に含まれている。関数発生器３２２、ＤＭＭ３２４、ディジタイザ３２６、タイマ／カウンタ３３６、ピーク検出器３３８、トリガ回路３２８（図３）が同様にマスタクロック基準回路２４４およびそれらの入出力（Ｉ／Ｏ）と内部動作をクロック基準回路２４４と同期させる同期回路３７２と連結されている。
【００６４】
さらにこれによって、いつ単一のチャンネルまたは複数のチャンネルを用いて測定を行うかを正確に判断することができるため、テスト技師が測定結果間の絶対的な相関関係を導くことができる。
【００６５】
アーキテクチャ２００の同期設計によって得られる別の利点として、共有メモリ２４８へのデータの格納および共有メモリ２４８からのデータの検索を時間多重化する能力である。例えば、ホストコンピュータ２０２をチャンネル２０４、２０６および２０８のディジタイザ回路を制御するようプログラムし、ＵＵＴ２１２によって生成された信号をサンプリングし、正確に指定された時にサンプリングされたデータを共有メモリ２４８に格納するようにすればよい。チャンネル２０４、２０６および２０８は同期してデータをサンプリングするため、そのデータは共有メモリ２４８に書き込まれる際確実に安定するようにされている。同様に、ホストコンピュータ２０２はチャンネル２０４、２０６および２０８の関数発生器を制御して、正確に指定された時に共有メモリ２４８からデータを検索するようにしてもよい。
【００６６】
さらに、トリガ信号はチャンネル２０４、２０６および２０８間に同時に配信される。例えば、ホストコンピュータ２０２はチャンネル２０４のトリガ回路２２８を制御して、トリガイベントを検出し、そのトリガイベントをバス２１６を用いてチャンネル２０６、２０８に送信してもよい。アーキテクチャ２００は同期設計となっているため、チャンネル２０６、２０８を同時にトリガイベントに応答するよう制御することができる。従って、チャンネル２０４、２０６および２０８間で配信されるトリガイベントへの応答は予測可能であり、安定している。
【００６７】
さらに、アーキテクチャ２００は同期設計となっているため、ホストコンピュータ２０２はチャンネル２０４、２０６および２０８の関数発生器を制御して、位相同期した波形を生成することができる。つまり、その波形はマスタクロック基準回路２４４によって供給される周波数に同調した関係となっている。結果的に、波形間において位相ドリフトが起こらなくなると予想される。さらにこれによって、予言可能な安定したアナログテスト装置の動作につながる。
【００６８】
上述のように、アーキテクチャ２００の同期設計によってテスト技師が測定結果間の絶対的な相関関係を導くことができる。例えば、ホストコンピュータ２０２はトリガ回路３２８（図３）を制御して、ＵＵＴ２１２のノードにおいて供給されるパルスの上昇および下降エッジと一致するトリガを生成し、そのトリガ信号を内部ライン２３２とバス２１６の両方に配置する。タイマ／カウンタ３３６はライン２３２上のトリガを用いてパルス幅を測定するよう制御してもよい。
【００６９】
さらに、別のチャンネルのタイマ／カウンタをバス２１６のトリガを用いて波形の周期を観測するよう制御してもよい。観測したパルスの幅と周期を用いて、ホストコンピュータ２０２がパルスのヂューティサイクルを算出するようプログラムしてもよい。ディジタルパルスの幅と周期は、同じトリガ信号を用いて同時に測定されるため、２つの測定結果間における絶対的な相関関係が成り立つ。このようにして測定を行うことにより従来技術よりも正確さと反復性が増すと予想される。
【００７０】
さらに、チャンネル２０４、２０６および２０８の関数発生器によって生成される波形は全てマスタクロック基準回路２４４と同期して、またホストコンピュータ２０２からの制御信号も制御回路２７０によってマスタクロック基準回路２４４と同期しているため、ホストコンピュータ２０２は安定した、予測可能な方法で波形特性を制御できる。例えば、ホストコンピュータ２０２は関数発生器３２２（図３）を制御して、所定のピーク電圧の振幅で正弦波を生成してもよい。また、ホストコンピュータ２０２は、関数発生器３２２を制御して、正弦波のピーク電圧の振幅を変化させてもよい。正弦波のピーク電圧の振幅はマスタクロック基準回路２４４と同期して制御されるため、また電圧の振幅を変化させるホストコンピュータ２０２からの指示も、マスタクロック基準回路２４４と同期しているため、正弦波の振幅はスムーズに更新され、これにより、確実に出力状態を常時知ることができる。
【００７１】
さらに、アーキテクチャ２００は同期設計となっているため、機能３２２、３２４、３２６、３２８、３３６、および／または３３８（図３）はディジタル回路を用いて実行してもよい。上述のように、本発明の目的は、低コストのアナログテスト装置を提供することである。ディジタル回路は多くの場合、同等のアナログ回路よりも低価格であるため、アナログテスト装置の価格を低減させる方法の１つは可能な限りディジタル回路を使用することである。
【００７２】
例えば、各チャンネル２０４、２０６および２０８のトリガ回路は、その入力に対し周波数のフィルタリングを行うことが望ましい。トリガ回路はその入力をマスタクロック基準回路２４４と同期させるため、上記のような周波数のフィルタリングは標準的なゲートアレーで経済的に使用し得るディジタルカウンタ（図示せず）を用いて行うようにすればよい。
【００７３】
上述にように、バス２１４、２１６およびライン２４６は、標準ＶＸＩバスの一部となってよい。この場合、アナログテスト装置のマスタクロック基準回路２４４は、ＶＸＩバスクロックの位相を保持する従来の回路（図示せず）を含んでもよく、これは一般的にＶＸＩバックプレーン上の正確位相クロックである。
【００７４】
さらに、多重アナログテスト装置は同様にＶＸＩバスクロックから生じた各々のマスタクロック基準回路とともに、バックプレーンに接続するようにしてもよい。アナログテスト装置におけるチャンネルのタイミングは、同じＶＸＩバスクロックから同様に生じた各々のマスタクロック基準回路と同期しているため、多重アナログテスト装置の入力、出力、トリガ信号は同期している。全アナログテスト装置の出力も同相になる。従って、アーキテクチャ２００の同期設計による全ての利点は、ＶＸＩバックプレーンに接続される多重アナログテスト装置に応用できるものである。
【００７５】
上述したように、本発明の重要な特徴は、アーキテクチャ２００の同期設計つまり、共有メモリ２４８、同一のチャンネル２０４、２０６および２０８、および各チャンネル２０４、２０６および２０８の共有トリガ回路である。これらの特徴は、図４に示すようなテスト方法を実行するために用いることができる。このテスト方法は、ホストコンピュータ２０２にプログラムされたソフトウェアの制御により実行されるものである。
【００７６】
まず、ホストコンピュータ２０２は、ブロック４００の各チャンネルのディジタイザを各チャンネルのソースまたは測定機能が開始された時は必ずデータサンプルを獲得するようにプログラムする。例えば、ディジタイザは、チャンネル２０４、２０６（図２Ａ）に含まれるディジタイザでよい。さらに、ディジタイザは各ライン２３０（図２Ｂ）上で現れ得るデータサンプルを獲得するようプログラムするようにしてもよい。また、ディジタイザはこれらのサンプルを共有メモリ２４８（図２Ａ）選択領域に格納するようプログラムすることが望ましい。
【００７７】
次に、ＵＵＴ２１２等のＵＵＴのテストをブロック４０２において開始する。このテストは通常機能テストであり、ＵＵＴ２１２にテスト刺激を与え、ＵＵＴ２１２による応答を観測するものである。例えば、チャンネル３０４の継電器３１８（図３）が閉じられ、関数発生器３３２を制御して正弦波を出力バッファ３１８を介してＵＵＴ２１２の外部ノードに適用するようにしてもよい。応答信号はチャンネル２０６の共有入力バッファによって測定されるようにしてもよく、この共有入力バッファによりＤＭＭ、タイマ／カウンタ、ピーク検出器、等の対応する測定回路およびトリガ回路に上記応答信号を適用する。また、チャンネル２０６のトリガ回路は対応する測定回路にトリガを送出するようにしてもよい。トリガは測定された応答信号のエッジと一致するようにしてもよい。次に、対応する測定回路は、トリガによって指定された時間に応答信号の測定を行うことができる。
【００７８】
このテストが行われている間、チャンネル２０４、２０６のディジタイザは各ライン２３０に現れる信号および／またはレベルの全てを継続的にサンプリングし、そのサンプルをメモリ２４８に格納する。格納されるサンプルには、チャンネル２０４の関数発生器によってＵＵＴ２１２に適用される正弦波のサンプルが含まれる。さらに、格納されるサンプルには、チャンネル２０６の入力バッファによって測定される応答信号のサンプルが含まれる。
【００７９】
好ましい実施の形態においては、ディジタイザがテスト中に起こる特定のイベントの標識をメモリ２４８に格納する。このような標識は一般に「マーカ」として知られている。例えば、ディジタイザ３２６（図３）はライン２３２と連結しており、これによってトリガ回路３２８が生成したトリガが搬送される。ディジタイザ３２６はトリガが発生したときに検出することができるため、トリガが現れた時に獲得したサンプルを示すマーカをメモリ２４８に格納する。これは、トリガ回路３２８とディジタイザ３２６の動作が同期しているために可能となる。
【００８０】
さらに、ディジタイザ３２６は制御バス２１４とも連結しているため、駆動または測定機能が開始および終了した時に検出することができ、そのためこれらのイベントのマーカをメモリ２４８に格納することができる。
【００８１】
上述のように、機能テストには通常、正常に機能するＵＵＴとして観測された応答が許容できるものであるかを判断するステップがある。このステップは、図４に示す判断ブロック４０４において実行される。特に、ホストコンピュータ２０２が測定回路の１つによって測定された信号パラメータを予想されるパラメータ値と比較し、ＵＵＴ２１２が正常に動作しているという比較結果であれば、テスト方法はブロック４０２に戻り、別のテストを開始する。
【００８２】
しかし、ＵＵＴ２１２が正常に動作していないという比較結果であれば、テスト方法はブロック４０６に進み、ホストコンピュータ２０２はメモリ２４８に格納されたサンプルをアップロードする。好ましい実施の形態においては、アップロードされたサンプルにはブロック４０２のテスト前、テスト中、テスト後に獲得されたサンプルが含まれる。さらに、アップロードされたサンプルには格納されたマーカが含まれることが望ましい。
【００８３】
アップロードされたサンプルおよびマーカはブロック４０８において分析され、ブロック４０４においてなぜＵＵＴが正常に動作していなかったと判明したかを判断する。これは、ホストコンピュータ２０２に接続したモニタ（図示せず）に使いやすいフォーマットでそのサンプルを表示するようにしてよい。従って、そのサンプルは関数発生器３２２から供給されるテスト刺激およびＵＵＴ２１２によって生成された応答を再構築するために用いるようにすればよい。さらにマーカは、いつトリガが発生し、いつ測定回路が測定機能を実施したかを判断するために用いるようにすればよい。
【００８４】
このテスト方法は、テスト対象ユニットの欠陥を検出修正するために用いることが期待される。ディジタイザはチャンネル２０４、２０６を含むテスト中にデータサンプルを断続的に収集するため、チャンネルの動作を完全に把握することができる。テストによりテスト対象ユニットに欠陥があると判明した場合、上記データを分析することができる。
【００８５】
アーキテクチャ２００のチャンネルは同一であることが望ましいので、図４に示す方法はアナログテスト装置のすべてのチャンネルで同時に実行することができる。特に、各チャンネルは各々の入力バッファで供給された信号および／またはレベルをサンプリングすることができるディジタイザを含んでいる。さらに、各ディジタイザは共有メモリ２４８の選択領域にサンプルと関連したマーカを格納することができる。従って、アナログテスト装置における全てのチャンネルの動作を完全に把握することができ、それをテストのデバグに用いるようにしてもよい。
【００８６】
さらに、アーキテクチャ２００のチャンネルはマスタクロック基準回路２４４と同期して動作することが望ましい。さらに各チャンネルは、トリガバス２１６および制御バス２１４と連結している。結果的に、テスト刺激、応答、制御信号、トリガのタイミング関係は、全てのチャンネルで知ることができる。従って、アーキテクチャ２００の全てのチャンネルの動作状況はデバグ時にその正確な相関関係を求めることができる。
【００８７】
これは、ホストコンピュータ２０２にアナログ診断ソフトウェアがプログラムされている場合特に有用なものであり、このソフトウェアは通常、テストが失敗した原因を判断するためにテスト対象ユニットにおける多くのノードのデータを必要とする。このアナログ診断ソフトウェアは、テスト対象のチャンネルに対応する共有メモリ２４８に格納されたデータサンプルおよびマーカに単にアクセスし、続いて分析することができる。各チャンネルのディジタイザはテスト中に継続的に動作するようにさせることができるため、テストのデバグに必要な場合、上記データサンプルおよびマーカはメモリで調達することができる。もっとも重要な点は、テストを再実行する必要がなくメモリで調達することができるということである。
【００８８】
図５は、もう１つの新たなテスト方法を示す。このテストは、ホストコンピュータ２０２にプログラムされたソフトウェアの制御の下で実行されるものである。
【００８９】
まず、ブロック５００において既知の、欠陥がない回路アッセンブリを取得する。アナログテスト装置は主として機能テストを行うために用いられるため、既知の欠陥がないアセンブリの外部ノードはアナログテスト装置のチャンネルに接続される。しかし、チャンネルが既知の欠陥がないアセンブリの内部ノードにも接続され得ることにも留意されたい。
【００９０】
次に、ブロック５０２において周期トリガイベントをアナログテスト装置のチャンネルに適応する（加える）。上述のように、各チャンネルのトリガ回路によって供給されるトリガイベントは、ライン２３２（図２Ｂ）等のラインを介してチャンネル内のドライバおよび測定回路に共有される。さらに、アナログテスト回路中のチャンネルはチャンネル間でトリガイベントを配信するバス２１６等のトリガバスに接続している。
【００９１】
従って、ホストコンピュータ２０２は、そのチャンネルとアナログテスト装置の他のチャンネルのドライバおよび測定回路に周期的にトリガイベントを供給する例えばチャンネル２０４等の１つのチャンネルのトリガ回路を制御する。さらに詳しくは、ホストコンピュータ２０２は１つのチャンネルのトリガ回路を制御し、定期トリガイベントを欠陥のない回路アッセンブリのノードに接続するチャンネルのドライバおよび測定回路に供給する。本発明においては、トリガイベントをチャンネルに供給する特定の割合は重要ではないことに留意されたい。
【００９２】
ブロック５０４において、テスト刺激が与えられ、欠陥のないアセンブリの選択されてノードにおいて応答が観測される。さらに、定期トリガイベントが指定した時にテスト刺激が与えられ、応答が観測される。
【００９３】
このテスト方法におけるこのステップの目的は、欠陥のないアセンブリに対する機能テストプログラムを手動で生成することである。この目的のため、テスト技師は１つ以上のチャンネルの関数発生器と測定回路を制御するようホストコンピュータ２０２を繰り返しプログラムすればよく、それによってテスト刺激を与え、欠陥のないアセンブリが生成する応答を観測する。欠陥のないアセンブリの少なくとも一部をテストするためにテスト刺激を与え、応答を観測する。このようにして、アナログテスト装置は正常に機能するアセンブリがいかに動作するかを「学習」することができる。
【００９４】
次に、ブロック５０６において与えられたテスト刺激および観測された応答に関するデータが機能テストプログラムに保存される。このデータは、ホストコンピュータ２０２内のメモリ（図示せず）に保存するようにすればよい。このようにして、欠陥のないアセンブリに対する機能テストプログラムは、段階的に手動で生成される。
【００９５】
欠陥のないアセンブリのテストが完全に終了していない場合は、決定ブロック５０８はテスト方法をブロック５０４に戻し、アナログテスト装置は新たな刺激を与え、新たな応答を観測する。しかし、欠陥のないアセンブリのテストが完全に終了し、機能テストプログラムが完了している場合、決定ブロック５０８はテスト方法をブロック５１０に進める。
【００９６】
テスト方法のブロック５００乃至５０８は、主にアナログテスト装置の初期プログラム時に行われるものである。従って、この方法のブロック５００乃至５０８は比較的実行されることが少ない。しかし、ブロック５１０乃至５１４は大量の回路基板アセンブリを迅速に自動的にテストする製造過程で繰り返し行われるものである。
【００９７】
特に、ブロック５１０において典型的回路アッセンブリを取得する。この部品は、ブロック５００において得た欠陥のないアセンブリと同種のものである。また、上記典型的回路アッセンブリの外部ノードはアナログテスト装置のチャンネルに接続する。
【００９８】
次に、ブロック５１２において、周期トリガイベントがアナログテスト装置のチャンネルに適応される（加えられる）。これは、ブロック５０２において適応された周期トリガイベントと正確に一致することが望ましい。
【００９９】
このテスト方法のステップ５１０乃至５１４の目的は、ステップ５００乃至５０８において手動で生成された機能テストプログラムを用いて自動的に回路アッセンブリをテストすることである。このため、ブロック５１２において適応された周期トリガイベントに従って動作するよう制御されたドライバおよび測定回路は、機能テストプログラムを実行するために必要なものである。
【０１００】
ブロック５１４において、自動的に機能テストプログラムが実行される。このために、典型的回路アッセンブリの様々な外部ノードにおいてテスト刺激が与えられ、応答が観測される。しかし、ホストコンピュータ２０２をステップ５０４のようにドライバおよび測定回路を制御するように繰り返しプログラムするのではなく、ホストコンピュータ２０２が、機能テストプログラムに従って自動的にドライバおよび測定回路を更新し、作動させる。また、ホストコンピュータ２０２がレジスタ２６０、２６２、２６３（図２Ｂ）に周期的に照会し、機能テストプログラム実行中にドライバおよび測定回路の状態を判断することが予想される。
【０１０１】
さらに、ブロック５１２において適応された周期トリガイベントをブロック５０２において適応された周期トリガイベントと一致させることにより、テスト技師がブロック５０４および５１４での測定結果間における絶対的な相関関係を導くことができると予想される。また、このように周期トリガイベントを用いることによって上記のような測定により反復性がもたらされる。
【０１０２】
典型的回路アッセンブリのテストが終了している場合は、テスト方法はブロック５１０に戻り、別の回路アッセンブリのテストを開始する。従って、アナログテスト装置の同期設計および共有トリガにより手動で生成された機能テストプログラムが自動的に反復して実行される。このような特徴や能力は従来のアナログテスト装置には見られないものである。
【０１０３】
ここまで１つの具体例を述べたが、数多くの他の具体例または変形例が作成可能である。例えば、アナログテスト装置は主に電子回路アッセンブリの機能テストを行うために用いられると述べた。しかしこれは単なる一例にすぎない。本発明によるアナログテスト装置は、アセンブリの各構成要素を個別にテストするという回路内のテストを含む他の種類のテストを行うために用いるようにしてもよい。この場合、アナログテスト装置はテスト対象ユニットの外部ノードに接続するだけでなく、各個別テスト用に異なった内部ノード部にも接続する。
【０１０４】
さらに、アナログテスト装置のチャンネルは同一であることが望ましいと述べた。しかしこれは単なる一例にすぎない。チャンネルは、トリガ回路および回路アッセンブリのテストに有用な機能を行う複数のドライバおよび測定回路を含んでいれば、同一である必要はない。
【０１０５】
さらに、各チャンネルは共有メモリに接続していると述べた。しかし、各チャンネルは、ディジタル化されたデータおよび波形を生成するデータを格納するため共有メモリと共に各々のメモリを有するようにしてもよい。
【０１０６】
さらに、アナログテスト装置のドライバおよび測定回路の特定の具体例を述べた。例えば、ドライバの特定の具体例は関数発生器であり、測定回路の特定の具体例はマルチメータ、ディジタイザ、タイマ／カウンタ、ピーク検出器である。しかし、ドライバおよび測定回路は上記具体例に限定されるものではないことを理解されたい。ドライバおよび測定回路は電子回路アッセンブリのテストに有用な他の機能を行ってもよい。
【０１０７】
さらに、アナログテスト装置は、ＨＰ−ＩＢ（ＩＥＥＥ−４８８）またはＶＸＩバス（ＩＥＥＥ−１１５５）等の標準的インターフェースを用いて使用してもよいと述べた。しかしこれは単なる一例にすぎない。アナログテスト装置は、他の標準的インターフェースあるいは非標準的インターフェースを用いて使用してもよい。
【０１０８】
さらに、各チャンネルは１つの駆動回路および複数の測定回路を含んいることを述べた。しかしこれも単なる一例にすぎない。代わりに、チャンネルは複数の駆動回路およびただ１つの測定回路；複数の駆動回路および複数の測定回路；または電気回路アッセンブリのテストにもっとも有用な数の駆動回路および測定回路を含んでいてもよい。
【０１０９】
従って、本発明は特許請求の範囲の精神および範囲によってのみ限定されるべきである。
【図面の簡単な説明】
【図１】 従来のテストシステムアーキテクチャを示すブロック線図である。
【図２】 図２Ａは、本発明によるテスト装置アーキテクチャを示す全体のブロック線図である。
図２Ｂは、図２Ａに示すテスト装置アーキテクチャに含まれるチャンネルアーキテクチャのブロック線図である。
【図３】 図２Ｂに示すチャンネルアーキテクチャに基づくチャンネルの説明的な例である。
【図４】 本発明によるテスト方法を示すフローチャートである。
【図５】 本発明による別のテスト方法を示すフローチャートである。

Claims (25)

1. 自動テストシステムにおいて電子テスト対象ユニット（ＵＵＴ）をテストする装置であって、
   トリガバスと、
   前記ＵＵＴのノードで電子信号を発生し測定する前記トリガバスに連結された複数のチャンネルと、を備え、
   該複数のチャンネルはそれぞれ
   前記ＵＵＴのノードから入力信号を受信する入力と、
   前記ＵＵＴのノードへ出力信号を供給する出力と、
   前記入力に連結された複数の測定回路と、
   前記出力に連結された少なくとも１つのドライバ回路と、
   前記入力において所定のイベントに応答してトリガ信号を生成する、前記入力に連結されたトリガ回路と、を備えており、
   前記複数の測定回路は、前記トリガ回路からの前記トリガ信号、及び前記トリガバスを介して伝達された前記複数チャンネルのうち他のチャンネルからのトリガ信号に応答して動作するよう構成され配置され、
   前記複数チャンネルのうち異なるチャンネルは前記複数のチャンネルのいずれか一つから発生するトリガ信号に応答して同時に動作するよう構成可能である、装置。
2. 前記少なくとも１つのドライバ回路は、前記トリガ回路からのトリガ信号、及び前記トリガバスを介して伝達された複数チャンネルのうち他のチャンネルからのトリガ信号に応答して動作するよう構成され配置される、請求項１に記載の装置。
3. 前記複数の測定回路は、前記入力信号の異なる特性を測定する、異なる装置を備えている、請求項１に記載の装置。
4. 前記トリガ回路は基準クロックに同期する前記トリガ信号を生成するための基準クロックに連結される、請求項１に記載の装置。
5. 前記基準クロックに同期する前記入力信号をサンプリングするために、前記入力と前記複数の測定装置との間に配置された入力同期回路をさらに含む、請求項４に記載の装置。
6. 前記複数のチャンネルとホストコンピュータとの間の制御信号を伝達する制御バスと、
   前記ホストコンピュータと前記複数のチャンネルとの間の制御信号の通過を前記基準クロックと同期させるために、前記制御バスに連結された制御同期回路と、
   をさらに備える、請求項５に記載の装置。
7. 前記複数のチャンネルとホストコンピュータ間の制御信号を伝達する制御バスと、
   前記ホストコンピュータと前記複数のチャンネルとの間の制御信号の通過を基準クロックと同期させるための、前記制御バスに連結された制御同期回路と、
   をさらに備える、請求項１に記載の装置
8. 前記複数の測定回路、及び前記少なくとも１つのドライバ回路が書き込み可能であり、読み出し可能なメモリをさらに備える、請求項７に記載の装置。
9. 前記基準クロックと同期する指令を受信するために、前記メモリは制御バス及び制御同期回路に連結されている、請求項８に記載の装置。
10. 各チャンネルは前記ホストコンピュータによって読み出し可能な少なくとも１つのステータスレジスタを備える、請求項７に記載の装置。
11. 前記ステータスレジスタは、
    トリガを待つ測定回路と、
    トリガを待つドライバ回路と、
    測定を行う測定回路と、
    出力信号を生成するドライバ回路と、
    の状態のうち少なくとも１つの状態を示すステータス情報を記憶するように構成され配置されている、請求項１０に記載の装置。
12. 前記複数のチャンネルのそれぞれは、前記入力を前記出力に選択的に連結するために前記入力と前記出力との間に連結されたスイッチをさらに備える、請求項１に記載の装置。
13. 前記各チャンネルのトリガ回路は、制御バスへ連結され、前記トリガ回路は前記制御バスを伝達するホストコンピュータからの指令に応答してトリガ信号を生成するよう構成され配置される、請求項１に記載の装置。
14. 前記トリガ信号は周期的に生成されたトリガ信号である、請求項１３に記載の装置。
15. 自動テストシステムにおいて電子テスト対象ユニット（ＵＵＴ）をテストする装置であって、
    トリガバスと、
    前記ＵＵＴのノードにおいて電子信号を測定する前記トリガバスに連結された複数のチャンネルと、を備え、
    該複数のチャンネルはそれぞれ
    前記ＵＵＴのノードからの入力信号を受信する入力と、
    前記ＵＵＴのノードへ出力信号を供給する出力と、
    複数の測定回路を含む前記入力信号を測定する手段と、
    前記出力信号を発生する手段と、
    前記入力に連結され、前記入力において所定のイベントに応答してトリガ信号を生成するトリガ手段と、を備え、
    前記測定する手段は、前記トリガ手段からのトリガ信号、及び前記トリガバスを介して伝達される複数チャンネルのうち他のチャンネルからのトリガ信号に応答して動作可能であり、
    前記複数チャンネルのうち異なるチャンネルは、前記複数のチャンネルのいずれか１つから発生するトリガ信号に応答して同時に動作するよう構成可能である、
    装置。
16. 前記発生する手段は、前記トリガ手段からのトリガ信号、及び前記トリガバスを介して伝達される前記複数チャンネルのうち他のチャンネルからのトリガ信号に応答して動作可能である、請求項１５に記載の装置。
17. 前記測定する手段は、前記入力信号の異なる特性を測定する、異なる装置を備える、請求項１５に記載の装置。
18. 前記トリガ手段は、前記基準クロックに同期する前記トリガ信号を生成するために基準クロックに連結されている、請求項１５に記載の装置。
19. 前記基準クロックに同期して前記入力信号をサンプリングするための入力手段をさらに備えている、請求項１５に記載の装置。
20. 回路の異なるノードを用いるために、複数のチャンネルを含む自動テストシステム内の該回路をテストする方法であって、該複数のチャンネルのそれぞれは複数の測定回路を含み、該方法は、
    （Ａ）前記複数のチャンネルのうち少なくとも１つから個別の出力信号を発生するステップと、
    （Ｂ）前記複数のチャンネルのうち少なくとも１つによって個別の入力信号をサンプリングするステップと、
    （Ｃ）前記発生するステップと前記サンプリングするステップとを駆動させるために複数のトリガ信号を生成するステップと、
    と、を備えており、
    前記複数のトリガ信号は様々なイベントのいずれかによって生成され、前記個別のチャンネルの前記入力信号において生ずる個別の所定のイベントを含み、
    前記複数チャンネルのうち異なるチャンネルの間で発生しサンプリングするアクションを同時に駆動するために、前記複数のトリガ信号は前記複数のチャンネルのそれぞれへ伝達される、方法。
21. （Ｄ）ステップ（Ｃ）において生成された前記トリガ信号に応答して、ステップＢにおいて受信された各入力信号の複数のアナログ特性を測定するステップをさらに備える、請求項２０に記載の方法。
22. 前記様々なイベントは、前記個別のチャンネル以外の前記複数チャンネルのうち一つからの前記入力信号において発生する所定のイベントをさらに備える、請求項２０に記載の方法。
23. 前記様々なイベントは、ホストコンピュータによって送出されるトリガコマンドをさらに備える、請求項２０に記載の方法。
24. 周期的なトリガイベントを生成するため前記ホストコンピュータから反復トリガコマンドを送出するステップをさらに備える、請求項２３に記載の方法。
25. 前記複数チャンネルのうちの１つによって生成されるトリガ信号に応答して発生するステップ及びサンプリングするステップのうちの１つを開始するステップと、
    前記複数のチャンネルのうち一方によって生成されるトリガ信号に応答して発生するステップ及びサンプリングするステップのうち１つを停止するステップと、
    をさらに備える、請求項２０に記載の方法。

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