JPH06230077A - 半導体集積回路の試験装置 - Google Patents

Abstract

(57)【要約】 【目的】 半導体集積回路の機能試験をリアルタイムに
行うことができ、低コストで製作することができる半導
体集積回路の試験装置を提供する。 【構成】 半導体集積回路の試験装置において、パター
ン試験の実行後、ＤＣ試験を行う場合、パターンプロセ
ッサは、パターン試験実行後（ｄ２１）、ＤＣ試験を行
うためのプログラムの関数“ＡＢＣ”と引数“ＤＥＦ”
を共有メモリに書込む（ｄ２２）。次に、パターンプロ
セッサは、共有メモリの予め決められたアドレスにデー
タセット終了フラグを書込む（ｄ２３）。そのとき、テ
スタＣＰＵは、試験プログラム以外の処理２において、
共有メモリから関数“ＡＢＣ”（引数“ＤＥＦ”）を読
出し、そのプログラムを実行し（ｅ２）、実行後共有メ
モリの予め定められたアドレスにその実行結果を書込む
（ｅ３）。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路の機能
試験を行う半導体集積回路の試験装置に関する。

【０００２】

【従来の技術】図３は、従来の半導体集積回路の試験装
置の電気的構成を示すブロック図である。半導体集積回
路の試験装置は、半導体集積回路が正常動作しているか
否かを自動的に試験する装置である。この試験装置は、
半導体集積回路の試験に必要な電源電圧および各種試験
信号を半導体集積回路に与え、その試験信号に応答して
半導体集積回路から出力される出力信号の正常／異常な
どの判定を行う機能を持っている。

【０００３】テスタ中央演算処理装置（以下「テスタＣ
ＰＵ」と略称する）１は、試験装置全体を統括して制御
する。このテスタＣＰＵ１は、テスタＣＰＵバス２を介
して、各試験ユニット１０〜１９へ制御信号を与え、試
験ユニット１０〜１９の制御などを行う。ＣＰＵメモリ
３は、半導体集積回路の機能試験を行うための試験プロ
グラムなどを格納し、その試験プログラムは、テスタＣ
ＰＵ１によってＣＰＵバス６を介して読出され、実行さ
れる。ＣＰＵ周辺プロセッサ４は、テスタＣＰＵ１の入
出力装置で、外部とのデータのやりとりなどを行う。テ
スタバス５は、各試験ユニット１０〜１９間で、機能試
験を行うための信号などが伝送される。

【０００４】タイミングジェネレータ１０は、テスタＣ
ＰＵ１の指示によって機能試験を行うためのタイミング
信号を発生させ、パターンプロセッサ１１、波形フォー
マッタ１３などに出力される。パターンプロセッサ１１
は、テスタＣＰＵの指示によってパターンメモリ１２に
格納される試験パターンプログラムを実行し、試験パタ
ーン信号を波形フォーマッタ１３に出力する。波形フォ
ーマッタ１３は、その試験パターン信号に応答して、試
験パターン信号に対応する波形の試験信号を出力する。
波形フォーマッタ１３から出力された試験信号は、ピン
エレクトロニクス１９を介して測定される半導体集積回
路（以下「被測定回路」と略称する）２０に入力され
る。ピンエレクトロニクス１９は、被測定回路２０との
信号の授受を行う入出力部であり、試験信号の信号レベ
ルの調整などが行われる。この場合、テスタＣＰＵ１か
らの指示によって、アナログ・デジタル変換（以下「Ａ
Ｄ変換」と略称する）／デジタル・アナログ変換（以下
「ＤＡ変換」と略称する）測定用ユニット１７から機能
試験を行うための信号レベルに設定された信号が出力さ
れ、その信号レベルに基づいてピンエレクトロニクス１
９における試験信号の信号レベルが調整される。被測定
回路２０に入力された試験信号２１に応答して、被測定
回路２０から出力信号２２が出力され、ピンエレクトロ
ニクス１９に入力される。

【０００５】その入力された出力信号２２の信号レベル
は、ＡＤ／ＤＡ測定用ユニット１７を介して測定され
る。測定された出力信号２２の信号レベルは、試験信号
に対応する期待値と一致するか否かの判定がパターンプ
ロセッサ１１によって行われる。出力信号が期待値と一
致しない場合は、その出力信号はフェイルラッチ１４に
よって記憶され、テスタＣＰＵ１によって解析される。
電圧発生器１５は、機能試験を行うために被測定回路２
０へ電源を供給し、その電源の供給は、テスタＣＰＵ１
によって制御される。

【０００６】ＤＣ試験ユニット１６は、テスタＣＰＵ１
の指示によって半導体集積回路の直流（ＤＣ）特性の試
験を行う。たとえば、ＤＣ試験ユニット１６は、被測定
回路２０の測定端子以外の端子を予め定められた規定条
件に設定し、測定端子に電流を流し、そのときの電圧を
測定する。この電圧を測定することによって、半導体集
積回路の測定端子における断線，短絡などを確認するこ
とができる。試験ユニット１８は、以上説明した機能試
験以外の試験を行う。

【０００７】図４は、図３で示される半導体集積回路の
試験装置の処理内容の一例を示すフローチャートであ
る。この例では、半導体集積回路の試験装置が、パター
ンＡ、ＤＣ試験、パターンＢの各試験を順次実行してい
る。ステップａ１〜ａ９は、テスタＣＰＵ１の処理内容
を示し、ステップｂ１〜ｂ５は、パターンプロセッサ１
１の処理内容を示す。

【０００８】ステップａ１では、テスタＣＰＵ１は、予
めＣＰＵメモリ３に格納される試験プログラムを実行
し、パターンＡの試験を行うために必要な試験ユニット
の設定をテスタＣＰＵバス２を介して行う。ステップａ
２では、テスタＣＰＵ１は、ステップｂ１において待機
中のパターンプロセッサ１１に、パターンＡの試験開始
命令を与える。パターンプロセッサ１１は、テスタＣＰ
Ｕ１からのパターンＡの試験開始命令を受けて、ステッ
プｂ２において、パターンメモリ１２に格納されている
試験パターンプログラムを実行し、パターンＡの機能試
験を行う。ステップｂ３において、パターンプロセッサ
１１は、その機能テストを終了して待機状態になる。テ
スタＣＰＵ１は、ステップｂ３においてパターンプロセ
ッサ２の状態を表すデータをポーリングなどによって周
期的に読出すことによって、パターンプロセッサ１１が
ステップｂ３においてパターンＡの試験を終了して待機
状態であることを知る。

【０００９】ステップａ４において、テスタＣＰＵ１
は、パターンプロセッサ１１がパターンＡの試験を終了
したことを確認すると、ステップａ５に移る。ステップ
ａ５では、テスタＣＰＵ１は、ＤＣ試験ユニット１６に
テスタＣＰＵバス２を介して測定開始指令を送り、ＤＣ
試験を実行し、ＤＣ試験が終了するとステップａ６に移
る。

【００１０】ステップａ６では、テスタＣＰＵ１が、予
めＣＰＵメモリ３に格納される試験プログラムに従っ
て、パターンＢの試験を行うために必要な試験ユニット
の設定をテスタＣＰＵバス２を介して行う。ステップａ
６では、テスタＣＰＵ１は、ステップｂ１において待機
中のパターンプロセッサ２に、パターンＢの試験開始命
令を与える。パターンプロセッサ１１は、テスタＣＰＵ
１のパターンＢの機能試験開始命令を受けて、ステップ
ｂ４においてパターンメモリ１２に格納されている試験
パターンプログラムを実行し、パターンＢの機能テスト
を行う。ステップｂ５において、その機能試験を終了し
て待機状態になる。テスタＣＰＵ１は、ステップａ８に
おいてパターンプロセッサ２の状態を表すデータをポー
リングなどによって周期的に読出すことによって、パタ
ーンプロセッサ１１がパターンＢの試験を終了して待機
状態であることを知る。

【００１１】ステップａ９において、テスタＣＰＵ１は
前述のポーリングなどによってパターンプロセッサ２が
パターンＢの試験を終了したことを確認すると、次の処
理を行う。

【００１２】

【発明が解決しようとする課題】前述の半導体集積回路
の試験装置においては、たとえば、パターンＡの機能試
験終了後ＤＣ試験を行う場合、テスタＣＰＵ１はパター
ンプロセッサ１１のパターンＡの機能テストの終了をポ
ーリングなどによって周期的に確認し、終了を確認した
後、ＤＣ試験を行っている。しかし、半導体集積回路の
試験装置の機能の複雑化に伴い、テスタＣＰＵ１の試験
プログラムの容量が大きくなり、ポーリングの周期が長
くなる傾向にある。このため、パターン試験を終了して
から、ＤＣ試験が開始するまでの空き時間が発生し、リ
アルタイムに機能試験を行うことができない。さらに、
機能試験の項目が多くなると、この空き時間が増大し、
試験時間が長くなる。

【００１３】そこで、従来の試験装置は、テスタＣＰＵ
１からのみＤＣ試験ユニット１６を制御して、ＤＣ試験
を実行しているけれども、パターンプロセッサ１１から
ＤＣ試験ユニット１６を直接制御して、ＤＣ試験を行う
試験装置もある。この試験装置では、パターンＡの機能
試験終了と同時にＤＣ試験を実行するので、リアルタイ
ムに機能試験を行うことができる。しかし、パターンプ
ロセッサ１１からＤＣ試験ユニット１６を制御するため
のハードウェアが増加し、半導体集積回路のハードウェ
アがより複雑になり、コストも高くなる。従来の半導体
集積回路の試験装置においては、半導体集積回路の複雑
化に伴い、機能テストの種類が増大し、すでにハードウ
ェアが複雑になっている。

【００１４】本発明の目的は、半導体集積回路の機能試
験をリアルタイムに行うことができ、低コストで製作す
ることができる半導体集積回路の試験装置を提供するこ
とである。

【００１５】

【課題を解決するための手段】本発明は、試験ユニット
を介して半導体集積回路に試験信号を与えて機能試験を
行う半導体集積回路の試験装置において、第１の機能試
験を行う第１試験ユニットと、第２の機能試験を行う第
２試験ユニットと、前記第１試験ユニットを制御するユ
ニット制御手段と、前記第２試験ユニットおよび前記ユ
ニット制御手段を制御する主制御手段と、前記主制御手
段および前記ユニット制御手段からともに読出／書込で
きる共有記憶手段とを含み、前記主制御手段は、少なく
とも前記ユニット制御手段を制御する処理と、前記ユニ
ット制御手段との間で共有記憶手段を介してデータの授
受を行うことによって第２試験ユニットの制御を行う処
理とを並行して行うことを特徴とする半導体集積回路の
試験装置である。

【００１６】

【作用】本発明に従えば、第１試験ユニットと、第２試
験ユニットと、ユニット制御手段と、主制御手段と、共
有記憶手段とを含む半導体集積回路の試験装置が用いら
れる。たとえば、主制御手段は、パターン試験とＤＣ試
験とを連続して行う場合、主制御手段は、ユニット制御
手段にパターン試験およびＤＣ試験の実行命令を与え
る。ユニット制御手段は第１試験ユニットを制御してパ
ターン試験を行い、パターン試験実行後、ＤＣ試験の実
行を表すデータを共有記憶手段に書込む。主制御手段
は、ユニット制御手段を制御する処理と並行して、ユニ
ット制御が書込んだＤＣ試験の実行を表すデータを共用
記憶手段からすぐに読み出し、第２試験ユニットを制御
してＤＣ試験を実行し、その実行結果を共有記憶手段に
書込む。

【００１７】したがって、本発明の半導体集積回路の試
験装置を用いることによって、半導体集積回路の試験を
リアルタイムに実行することができる。また、この半導
体集積回路の試験装置は、ハードウェアにおいては共有
記憶手段を増設するだけでよいので、低コストで製作す
ることができる。

【００１８】

【実施例】図１は、本発明の一実施例である半導体集積
回路の試験装置の電気的構成を示すブロック図である。
半導体集積回路の試験装置は、半導体集積回路が正常動
作しているか否かを高速で自動的に試験する装置であ
る。この試験装置は、半導体集積回路の試験に必要な電
源電圧および各種試験信号を半導体集積回路に与え、そ
の試験信号に応答して半導体集積回路から出力される出
力信号の正常／異常などの判定を行う機能を持ってい
る。

【００１９】主制御手段であるテスタ中央演算処理装置
（以下「テスタＣＰＵ」と略称する）３１は、試験装置
全体を統括して制御する。この場合、テスタＣＰＵ３１
は、テスタＣＰＵバス３２を介して各試験ユニット４０
〜４９へ制御信号を与え、試験ユニット４０〜４９など
の制御を行う。ＣＰＵメモリ３３は、半導体集積回路の
機能試験を行うための試験プログラムなどを格納し、そ
の試験プログラムは、テスタＣＰＵ３１によってＣＰＵ
バス３６を介して読出され、実行される。ＣＰＵ周辺プ
ロセッサ３４は、ＣＰＵ３１の入出力装置で、外部との
データのやりとりを行う。共有記憶手段である共有メモ
リ３７は、テスタＣＰＵ３１とユニット制御手段である
パターンプロセッサ４１とから書込／読出することがで
き、テスタＣＰＵ３１とパターンプロセッサ４１とは、
共有メモリ３７を介してデータの授受を行うことができ
る。テスタバス３５は、各試験ユニット４０〜４９間で
機能試験を行うための信号などが伝送される。

【００２０】タイミングジェネレータ４０は、テスタＣ
ＰＵ３１の指示によって機能試験を行うためのタイミン
グ信号がパターンプロセッサ４１、波形フォーマッタ４
３などに出力される。テスタＣＰＵ３１の指示によっ
て、パターンプロセッサ４１は、パターンメモリ４２に
格納される試験パターンプログラムに基づいて、試験パ
ターン信号を波形フォーマッタ４３に出力する。波形フ
ォーマッタ４３は、その試験パターン信号に応答して、
試験パターン信号に対応する波形の試験信号を出力す
る。波形フォーマッタ４３から出力された試験信号は、
ピンエレクトロニクス４９を介して、測定される半導体
集積回路（以下「被測定回路」と略称する）５０に入力
される。ピンエレクトロニクス４９は、被測定回路５０
との信号の授受を行う入出力部で、試験信号の信号レベ
ルの調整などが行われる。この場合、テスタＣＰＵ３１
からの指示によって、アナログ・デジタル（以下「ＡＤ
変換」と略称する）／デジタル・アナログ変換（以下
「ＤＡ変換」と略称する）測定用ユニット４７から試験
を行うための信号レベルに設定された信号が出力され、
その信号レベルに基づいてピンエレクトロニクス４９に
おける試験信号の信号レベルが調整される。被測定回路
５０へ入力された試験信号５１に応答して、被測定回路
５０から出力信号５２が出力され、ピンエレクトロニク
ス４９に入力される。

【００２１】その入力された出力信号５２の信号レベル
は、ＡＤ／ＤＡ測定用ユニット４７を介して測定され
る。測定された出力信号５２の信号レベルは、試験信号
に対応する期待値と一致するか否かの判定がパターンプ
ロセッサ４１によって行われる。出力信号が期待値と一
致しない場合は、その出力信号はフェールラッチ４４に
よって記憶され、テスタＣＰＵ３１によって解析され
る。電圧発生器４５は、機能試験を行うために被測定回
路５０へ電源を供給し、その電源の供給は、テスタＣＰ
Ｕ３１によって制御される。

【００２２】ＤＣ試験ユニット４６は、テスタＣＰＵ３
１の指示によって半導体集積回路の直流（ＤＣ）特性の
試験を行う。たとえば、ＤＣ試験ユニット４６は、被測
定回路５０の測定端子以外の端子を予め定められた規定
条件に設定し、測定端子に電流を流し、そのときの電圧
を測定する。この電圧を測定することによって、半導体
集積回路の測定端子における断線、短絡などを確認する
ことができる。試験ユニット４８は、以上説明した機能
試験以外の試験を行う。

【００２３】図２は、図１で示される半導体集積回路の
処理内容の一例を示すフローチャートである。この例で
は、半導体集積回路の試験装置が、パターンＣ、ＤＣ試
験、パターンＤの試験を順次実行している。ステップｃ
１〜ｃ４は、テスタＣＰＵ３１が試験プログラムを実行
して機能試験を行う処理１を示し、ステップｅ１〜ｅ４
は、テスタＣＰＵ３１が共有メモリを介してパターンプ
ロセッサ４１とデータの援受を行い、試験ユニットの制
御を行う処理２を示す。テスタＣＰＵ３１は、処理１お
よび処理２を並行して実行する。ステップｄ１〜ｄ３
は、パターンプロセッサ４１が機能試験を行う処理を示
す。

【００２４】ステップｃ１では、テスタＣＰＵ３１は、
予めＣＰＵメモリ３２に格納される試験プログラムを実
行し、パターンＣの試験を行うために必要な試験ユニッ
トの設定をテスタＣＰＵバス３２を介して行う。ステッ
プｃ２では、テスタＣＰＵ３１は、ステップｄ１におい
て待機中のパターンプロセッサ４１にパターンＣ、ＤＣ
試験、およびパターンＤの試験実行命令を与える。

【００２５】パターンプロセッサ４１は、テスタＣＰＵ
３１からの試験実行命令を受けて、ステップｄ２（ステ
ップｄ２１〜ステップｄ２５）において、パターンＣの
試験、ＤＣ試験を行うための処理およびパターンＤの試
験を順次行う。ステップｄ２１において、パターンプロ
セッサ４１は、パターンメモリ４２に格納されている試
験パターンプログラムを実行し、パターンＣの試験を行
い、その試験が終了するとステップｄ２２に移る。次に
ステップｄ２２において、パターンプロセッサ４１は、
ＤＣ試験を行うためのプログラムを表す関数“ＡＢＣ”
とその関数の条件を表す引数“ＤＥＦ”を共有メモリ３
７の予め定められたアドレスに書込む。パターンプロセ
ッサ４１は、共有メモリへの書込みが終了すると、ステ
ップｄ２３において、共有メモリの予め定められたアド
レスに、データセット終了フラグを書込む。

【００２６】処理２を実行しているテスタＣＰＵ４１
は、ステップｅ１で待機状態であるけれども、パターン
プロセッサ４１が共有メモリ３７にデータを書込んだか
否かを常に判断している。テスタＣＰＵ３１は、パター
ンプロセッサ４１が共有メモリ３７にデータセット終了
フラグおよび関数が書込んだことを確認すると、ステッ
プｅ２をにおいて、テスタＣＰＵ３１は、予めＣＰＵメ
モリ３３に格納されている関数“ＡＢＣ”のプログラム
の実行をし、ＤＣテストユニット１６に測定開始指定を
送り、ＤＣ試験を行う。ステップｅ３において、テスタ
ＣＰＵ４１は、関数“ＡＢＣ”のプログラムを実行後、
実行結果を共有メモリの予め定められたアドレスに書込
み、ステップｅ４において、待機状態になる。パターン
プロセッサ４１は、テスタＣＰＵ３１が共有メモリのデ
ータを書込んだが否かを常に判断しているので、テスタ
ＣＰＵ３１がステップｅ３において書込んだ関数“ＡＢ
Ｃ”のプログラムの実行結果をステップｄ２４において
すぐに知ることができる。

【００２７】次に、ステップｄ２５において、パターン
プロセッサ４１は、パターンメモリ４２に格納されてい
る試験パターンプログラムを実行し、パターンＤの試験
を行い、その試験が終了後、ステップｄ３において待機
状態になる。ここで、パターンＤの試験における試験ユ
ニットの設定は、パターンＣの試験と同一なので、テス
タＣＰＵ３１による試験ユニットの設定は行われない。

【００２８】テスタＣＰＵ３１は、ステップｃ３におい
て、パターンプロセッサ４１の状態を表すステータスデ
ータを周期的に読出し、ステップｄ３におけるパターン
プロセッサ４１のパターン試験の終了状態を読出すと、
ステップｃ４において、機能試験を終了する。

【００２９】このようにして、テスタＣＰＵ３１は、処
理１における試験プログラムの実行と並行して、処理２
においてＤＣ試験を行い、パターンプロセッサ４１は、
パターンＣおよびパターンＤの試験を行う。この場合、
テスタＣＰＵ３１が実行する処理２におけるプログラム
容量が小さく、処理２が実行される周期は、処理１が実
行される周期よりかなり短く設定されているため、テス
タＣＰＵ３１による共有メモリのデータの読出しおよび
共有メモリ３７へのデータの書込み動作を速く行うこと
ができる。したがって、パターンＣの試験、ＤＣ試験、
パターンＤの試験を順次リアルタイムに実行することが
できる。

【００３０】前述の実施例のように、パターン試験とＤ
Ｃ試験とを行う場合について、説明を行ったけれども、
他の実施例について簡単に説明する。複数の試験パター
ンによって機能試験を行う場合、各試験パターン毎の各
種試験ユニットの設定が異なるときは、各試験パターン
毎にテスタＣＰＵ３１によって各種試験ユニットの設定
を行う必要がある。その場合、従来ではパターン試験毎
にパターンプロセッサ４１の動作を終了させ、ＣＰＵ３
１によって終了状態を確認し、各種試験ユニットの設定
を行っている。しかし、本発明では、パターン試験とパ
ターン試験との間で、パターンプロセッサ４１が共有メ
モリ３７に各試験ユニットの設定を行うためのプログラ
ムの関数を書込む。次に、テスタＣＰＵ３１は、その関
数を読出し、対応するプログラムを実行することによっ
て各試験ユニットの設定を行うことができる。したがっ
て、本発明によって複数の試験パターンの機能試験をリ
アルタイムに行うことができる。

【００３１】また、被測定回路５０のＡ／Ｄコンバータ
の機能試験を行う場合、そのＡ／Ｄコンバータへ入力す
るアナログレベルを調整する場合は、従来では、アナロ
グレベルを調整する毎に、テスタＣＰＵ４１は、パター
ンプロセッサ４１の動作を終了させ、テスタＣＰＵ３１
はその終了状態を確認して、ＡＤ／ＤＡ測定用ユニット
４７のアナログレベルの設定を行っている。しかし、本
発明では、テスタＣＰＵ３１によってＡＤ／ＤＡ測定用
ユニット４７のアナログレベルの設定を行うとき、パタ
ーンプロセッサ４１から共有メモリ３７にＡＤ／ＤＡ測
定用ユニット４７のアナログレベルの設定を行うための
プログラムの関数を書込む。次に、テスタＣＰＵ３１
は、その関数を読出し、対応するプログラムを実行する
ことによって、ＡＤ／ＤＡ測定用ユニット４７のアナロ
グレベルの設定を行うことができる。したがって、本発
明によって被測定回路５０のＡ／Ｄコンバータ機能試験
をリアルタイムに行うことができる。

【００３２】

【発明の効果】以上のように本発明によれば、第１演算
処理手段は、第２演算処理手段との間で共有記憶手段を
介して、データの授受を行うことによって、半導体集積
回路の機能試験をリアルタイムに行うことができる。ま
た本発明は、従来の半導体集積回路の試験装置に共有記
憶手段を増設するだけでよいので、低コストで実現する
ことができる。

【図面の簡単な説明】

【図１】本発明の一実施例における半導体集積回路の試
験装置の電気的構成を示すブロック図である。

【図２】図１で示される半導体集積回路の試験装置の処
理内容の一例を示すフローチャートである。

【図３】従来の半導体集積回路の試験装置の電気的構成
を示すブロック図である。

【図４】図３で示される半導体集積回路の処理内容の一
例を示すフローチャートである。

【符号の説明】 ３１ テスタＣＰＵ ３２ テスタＣＰＵバス ３３ ＣＰＵメモリ ３４ ＣＰＵ周辺プロセッサ ３５ テスタバス ３６ ＣＰＵバス ３７ 共有メモリ ３８ パターンプロセッサバス ４０ タイミングジェネレータ ４１ パターンプロセッサ ４２ パターンメモリ ４３ 波形フォーマッタ ４４ フェイルラッチ ４５ 電圧発生器 ４６ ＤＣ試験ユニット ４７ ＡＤ／ＤＡ測定用ユニット ４８ 試験ユニット ４９ ピンエレクトロニクス ５０ 被測定回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 試験ユニットを介して半導体集積回路に
   試験信号を与えて機能試験を行う半導体集積回路の試験
   装置において、 第１の機能試験を行う第１試験ユニットと、 第２の機能試験を行う第２試験ユニットと、 前記第１試験ユニットを制御するユニット制御手段と、 前記第２試験ユニットおよび前記ユニット制御手段を制
   御する主制御手段と、 前記主制御手段および前記ユニット制御手段からともに
   読出／書込できる共有記憶手段とを含み、 前記主制御手段は、少なくとも前記ユニット制御手段を
   制御する処理と、前記ユニット制御手段との間で共有記
   憶手段を介してデータの授受を行うことによって第２試
   験ユニットの制御を行う処理とを並行して行うことを特
   徴とする半導体集積回路の試験装置。