JPH1040125A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH1040125A JPH1040125A JP8191124A JP19112496A JPH1040125A JP H1040125 A JPH1040125 A JP H1040125A JP 8191124 A JP8191124 A JP 8191124A JP 19112496 A JP19112496 A JP 19112496A JP H1040125 A JPH1040125 A JP H1040125A
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- JP
- Japan
- Prior art keywords
- instruction
- code
- read
- bus
- rom
- Prior art date
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- Microcomputers (AREA)
Abstract
(57)【要約】
【課題】 マイクロコンピュータの製品出荷時のＲＯＭ
からの読み出しのテストは、データ専用バスへのパスだ
けが可能であり、コード読み出しパスを介した命令専用
バスへの読み出しのテストはできないという課題があっ
た。 【解決手段】 ＲＯＭ領域に含まれる特定の領域に模擬
ＲＯＭ１１を用意しておき、当該模擬ＲＯＭ１１にテス
ト用の模擬命令コードを格納して、テスト時にはその模
擬命令コードを模擬ＲＯＭ１１からコード読み出しパス
１０を介して命令専用バス６に読み出し、その模擬命令
コードの処理を行うことによってＲＯＭ２から命令専用
バス６ヘのコード読み出しパス１０のテストを可能にし
た。
からの読み出しのテストは、データ専用バスへのパスだ
けが可能であり、コード読み出しパスを介した命令専用
バスへの読み出しのテストはできないという課題があっ
た。 【解決手段】 ＲＯＭ領域に含まれる特定の領域に模擬
ＲＯＭ１１を用意しておき、当該模擬ＲＯＭ１１にテス
ト用の模擬命令コードを格納して、テスト時にはその模
擬命令コードを模擬ＲＯＭ１１からコード読み出しパス
１０を介して命令専用バス６に読み出し、その模擬命令
コードの処理を行うことによってＲＯＭ２から命令専用
バス６ヘのコード読み出しパス１０のテストを可能にし
た。
Description
【０００１】
【発明の属する技術分野】この発明は、リードオンリメ
モリ（以下ＲＯＭという）から命令専用バスへの命令コ
ードの出力パスであるコード読み出しパスのテストが可
能なマイクロコンピュータに関するものである。
モリ（以下ＲＯＭという）から命令専用バスへの命令コ
ードの出力パスであるコード読み出しパスのテストが可
能なマイクロコンピュータに関するものである。
【０００２】
【従来の技術】図３は従来のマイクロコンピュータの構
成を示すブロック図である。図において、１は当該マイ
クロコンピュータの中央演算処理装置（以下、ＣＰＵと
いう）、２はＲＯＭ、３はその読み出し回路、４はラン
ダムアクセスメモリ（以下、ＲＡＭという）、５はその
読み出し／書き込み回路、６は命令専用バス、７はデー
タ専用バスであり、８はバスインターフェースユニット
（以下、ＢＩＵという）、９はこのＢＩＵ８からの制御
信号、１０はＲＯＭ２から命令専用バス６への命令コー
ドの出力パスであるコード読み出しパス、１３はＣＰＵ
１とＢＩＵ８とを結ぶ接続回路である。
成を示すブロック図である。図において、１は当該マイ
クロコンピュータの中央演算処理装置（以下、ＣＰＵと
いう）、２はＲＯＭ、３はその読み出し回路、４はラン
ダムアクセスメモリ（以下、ＲＡＭという）、５はその
読み出し／書き込み回路、６は命令専用バス、７はデー
タ専用バスであり、８はバスインターフェースユニット
（以下、ＢＩＵという）、９はこのＢＩＵ８からの制御
信号、１０はＲＯＭ２から命令専用バス６への命令コー
ドの出力パスであるコード読み出しパス、１３はＣＰＵ
１とＢＩＵ８とを結ぶ接続回路である。
【０００３】次に動作について説明する。マイクロコン
ピュータは高速処理の目的で、命令専用バス６とデータ
専用バス７を分離して設置し、ＢＩＵ８によってそれら
の制御を行っている。ＢＩＵ８は制御信号９を出力する
ことによって、ＲＯＭ２に格納されているプログラムの
命令コードを読み出し回路３、コード読み出しパス１０
を介して命令専用バス６に読み出し、それをＢＩＵ８内
部のバッファ（図示省略）にためていく。そして、ＣＰ
Ｕ１からの要求に応じて、その内部バッファに蓄積した
プログラムの命令コードをＣＰＵ１に接続回路１３によ
り順次供給する。一方、データ専用バス７は、データの
ＲＯＭ２からのリードもしくはＲＡＭ４やその他のレジ
スタのリード／ライトなど、データを取り扱う場合のパ
スとして同様にＢＩＵ８により制御される。
ピュータは高速処理の目的で、命令専用バス６とデータ
専用バス７を分離して設置し、ＢＩＵ８によってそれら
の制御を行っている。ＢＩＵ８は制御信号９を出力する
ことによって、ＲＯＭ２に格納されているプログラムの
命令コードを読み出し回路３、コード読み出しパス１０
を介して命令専用バス６に読み出し、それをＢＩＵ８内
部のバッファ（図示省略）にためていく。そして、ＣＰ
Ｕ１からの要求に応じて、その内部バッファに蓄積した
プログラムの命令コードをＣＰＵ１に接続回路１３によ
り順次供給する。一方、データ専用バス７は、データの
ＲＯＭ２からのリードもしくはＲＡＭ４やその他のレジ
スタのリード／ライトなど、データを取り扱う場合のパ
スとして同様にＢＩＵ８により制御される。
【０００４】なお、このような従来のマイクロコンピュ
ータに関連のある技術が記載されている文献としては、
例えば特開平５−２０５０７７号公報などがあり、ま
た、ＲＯＭ内のプログラムの診断に関する技術が記載さ
れた文献としては、例えば特開昭６０−４１１４０号公
報、特開昭５９−１８０７４０号公報などがある。
ータに関連のある技術が記載されている文献としては、
例えば特開平５−２０５０７７号公報などがあり、ま
た、ＲＯＭ内のプログラムの診断に関する技術が記載さ
れた文献としては、例えば特開昭６０−４１１４０号公
報、特開昭５９−１８０７４０号公報などがある。
【０００５】
【発明が解決しようとする課題】従来のマイクロコンピ
ュータは以上のように構成されているので、以下に説明
するような課題があった。すなわち、ＲＯＭ２には、客
先のプログラムが格納されており、命令専用バス６に読
み出した場合のその内容の確認方法は、ＣＰＵ１におい
て実行するしかないが、その内容は様々であり、そのす
べてを実行して確認するのは不可能である。つまり、マ
イクロコンピュータの製品出荷時のテストにおいて、Ｒ
ＯＭ２からの読み出しはデータ専用バス７へのパスだけ
がテスト可能であり、コード読み出しパス１０を介した
命令専用バス６への読み出しのテストはできないという
課題があった。
ュータは以上のように構成されているので、以下に説明
するような課題があった。すなわち、ＲＯＭ２には、客
先のプログラムが格納されており、命令専用バス６に読
み出した場合のその内容の確認方法は、ＣＰＵ１におい
て実行するしかないが、その内容は様々であり、そのす
べてを実行して確認するのは不可能である。つまり、マ
イクロコンピュータの製品出荷時のテストにおいて、Ｒ
ＯＭ２からの読み出しはデータ専用バス７へのパスだけ
がテスト可能であり、コード読み出しパス１０を介した
命令専用バス６への読み出しのテストはできないという
課題があった。
【０００６】この発明は、上記のような課題を解決する
ためになされたもので、ＲＯＭから命令専用バスヘのコ
ード読み出しパスのテストを容易に行うことができるマ
イクロコンピュータを得ることを目的とする。
ためになされたもので、ＲＯＭから命令専用バスヘのコ
ード読み出しパスのテストを容易に行うことができるマ
イクロコンピュータを得ることを目的とする。
【０００７】
【課題を解決するための手段】請求項１記載の発明に係
るマイクロコンピュータは、ＲＯＭ領域に含まれる特定
の領域に模擬命令コードメモリを用意して、当該模擬命
令コードメモリにテスト用の模擬命令コードを格納して
おき、テスト時にはその模擬命令コードを模擬命令コー
ドメモリからコード読み出しパスを介して命令専用バス
に読み出し、その処理を行うことによってＲＯＭから命
令専用バスヘのコード読み出しパスのテストを可能にし
たものである。
るマイクロコンピュータは、ＲＯＭ領域に含まれる特定
の領域に模擬命令コードメモリを用意して、当該模擬命
令コードメモリにテスト用の模擬命令コードを格納して
おき、テスト時にはその模擬命令コードを模擬命令コー
ドメモリからコード読み出しパスを介して命令専用バス
に読み出し、その処理を行うことによってＲＯＭから命
令専用バスヘのコード読み出しパスのテストを可能にし
たものである。
【０００８】請求項２記載の発明に係るマイクロコンピ
ュータは、模擬ＲＯＭの容量を命令専用バスのビット数
に等しくしたものである。
ュータは、模擬ＲＯＭの容量を命令専用バスのビット数
に等しくしたものである。
【０００９】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
イクロコンピュータの構成を示すブロック図である。図
において、１は当該マイクロコンピュータの処理動作を
制御するＣＰＵ（中央演算処理装置）であり、２はこの
ＣＰＵ１が使用するプログラムやデータなどの情報中の
固定的なものが格納されるＲＯＭ（リードオンリメモ
リ）、３はこのＲＯＭ２に格納された前記情報の読み出
しを行う読み出し回路である。４はＣＰＵ１が使用する
プログラムやデータなどの情報中で随時書き換えられる
ものが格納されるＲＡＭ（ランダムアクセスメモリ）で
あり、５はこのＲＡＭ４に対して前記情報の読み出しお
よび書き込みを行う読み出し／書き込み回路である。６
はＢＩＵ８を介してＣＰＵ１と接続され、読み出し回路
３を介してＲＯＭ２が、また、読み出し／書き込み回路
５を介してＲＡＭ４がそれぞれ接続されて、それらの間
で授受される前記プログラムの命令コードを伝送する命
令専用バスであり、７はＢＩＵ８を介してＣＰＵ１と接
続され、読み出し回路３を介してＲＯＭ２が、また、読
み出し／書き込み回路５を介してＲＡＭ４がそれぞれ接
続されて、それらの間で授受されるデータを伝送するデ
ータ専用バスである。８はこれら命令専用バス６および
データ専用バス７の制御を行うＢＩＵ（バスインターフ
ェースユニット）であり、９はこのＢＩＵ８が命令専用
バス６およびデータ専用バス７を制御するために出力す
る制御信号である。１０は読み出し回路３がＲＯＭ２よ
り読み出した命令コードを命令専用バス６に伝達するコ
ード読み出しパスである。なお、これらは図３に同一符
号を付して示した従来のそれらに相当する部分である。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
イクロコンピュータの構成を示すブロック図である。図
において、１は当該マイクロコンピュータの処理動作を
制御するＣＰＵ（中央演算処理装置）であり、２はこの
ＣＰＵ１が使用するプログラムやデータなどの情報中の
固定的なものが格納されるＲＯＭ（リードオンリメモ
リ）、３はこのＲＯＭ２に格納された前記情報の読み出
しを行う読み出し回路である。４はＣＰＵ１が使用する
プログラムやデータなどの情報中で随時書き換えられる
ものが格納されるＲＡＭ（ランダムアクセスメモリ）で
あり、５はこのＲＡＭ４に対して前記情報の読み出しお
よび書き込みを行う読み出し／書き込み回路である。６
はＢＩＵ８を介してＣＰＵ１と接続され、読み出し回路
３を介してＲＯＭ２が、また、読み出し／書き込み回路
５を介してＲＡＭ４がそれぞれ接続されて、それらの間
で授受される前記プログラムの命令コードを伝送する命
令専用バスであり、７はＢＩＵ８を介してＣＰＵ１と接
続され、読み出し回路３を介してＲＯＭ２が、また、読
み出し／書き込み回路５を介してＲＡＭ４がそれぞれ接
続されて、それらの間で授受されるデータを伝送するデ
ータ専用バスである。８はこれら命令専用バス６および
データ専用バス７の制御を行うＢＩＵ（バスインターフ
ェースユニット）であり、９はこのＢＩＵ８が命令専用
バス６およびデータ専用バス７を制御するために出力す
る制御信号である。１０は読み出し回路３がＲＯＭ２よ
り読み出した命令コードを命令専用バス６に伝達するコ
ード読み出しパスである。なお、これらは図３に同一符
号を付して示した従来のそれらに相当する部分である。
【００１０】１１はＲＯＭ領域に含まれる特定の領域に
用意された、すなわちＲＯＭ２の特定領域と同一のアド
レスを有する模擬命令コードメモリとしての模擬ＲＯＭ
であり、ＲＯＭ２から命令専用バス６ヘのコード読み出
しパス１０のテスト時に、当該コード読み出しパス１０
を介して命令専用バス６に読み出され、それを処理する
ことによってコード読み出しパス１０のテストを行うた
めの模擬命令コードが格納されている。なお、この模擬
ＲＯＭ１１の容量は命令専用バス６のビット数と一致し
ており、格納されたすべての模擬命令コードは、コード
読み出しパス１０を介して一度に命令専用バス６に読み
出されるようになっている。また、１２はこのコード読
み出しパス１０のテスト時に、指定された特定領域のア
ドレスにしたがって、ＲＯＭ２に格納されている命令コ
ードではなく、模擬ＲＯＭ１１に格納された模擬命令コ
ードを読み出すように制御するために、ＢＩＵ８より出
力されるテストモード信号である。
用意された、すなわちＲＯＭ２の特定領域と同一のアド
レスを有する模擬命令コードメモリとしての模擬ＲＯＭ
であり、ＲＯＭ２から命令専用バス６ヘのコード読み出
しパス１０のテスト時に、当該コード読み出しパス１０
を介して命令専用バス６に読み出され、それを処理する
ことによってコード読み出しパス１０のテストを行うた
めの模擬命令コードが格納されている。なお、この模擬
ＲＯＭ１１の容量は命令専用バス６のビット数と一致し
ており、格納されたすべての模擬命令コードは、コード
読み出しパス１０を介して一度に命令専用バス６に読み
出されるようになっている。また、１２はこのコード読
み出しパス１０のテスト時に、指定された特定領域のア
ドレスにしたがって、ＲＯＭ２に格納されている命令コ
ードではなく、模擬ＲＯＭ１１に格納された模擬命令コ
ードを読み出すように制御するために、ＢＩＵ８より出
力されるテストモード信号である。
【００１１】次に動作について説明する。当該マイクロ
コンピュータのテストは、接続された試験装置内のメモ
リ領域に格納されたテストプログラムを順次実行してい
くことによって行われる。すなわち、前記試験装置内の
メモリ領域に格納されたテストプログラムによりテスト
を開始し、テストモードを設定する。コード読み出しパ
ス１０のテストを行う場合には、まずプログラムアドレ
スをＲＯＭ領域に含まれるテスト用の特定領域、つまり
模擬ＲＯＭ１１に分岐させる。その時、ＢＩＵ８よりテ
ストモード信号１２が発生され、ＲＯＭ２からの読み出
しパスが切断されて、該当するアドレスに設置された模
擬ＲＯＭ１１より模擬命令コードが、コード読み出しパ
ス１０を介して命令専用バス６に読み出される。ここ
で、この模擬ＲＯＭ１１に格納されている模擬命令コー
ドは前記テストプログラムの分岐元に戻るための命令コ
ードである。したがって、この模擬命令コードが正常に
命令専用バス６に読み出されて実行されれば、プログラ
ムアドレスはテストプログラムの分岐元に戻る。テスト
プログラムの分岐元にプログラムアドレスが戻れば、コ
ード読み出しパス１０は正常であると判断されて、試験
装置のメモリ領域に格納されたテストプログラムの分岐
元より次の動作テストに移行する。
コンピュータのテストは、接続された試験装置内のメモ
リ領域に格納されたテストプログラムを順次実行してい
くことによって行われる。すなわち、前記試験装置内の
メモリ領域に格納されたテストプログラムによりテスト
を開始し、テストモードを設定する。コード読み出しパ
ス１０のテストを行う場合には、まずプログラムアドレ
スをＲＯＭ領域に含まれるテスト用の特定領域、つまり
模擬ＲＯＭ１１に分岐させる。その時、ＢＩＵ８よりテ
ストモード信号１２が発生され、ＲＯＭ２からの読み出
しパスが切断されて、該当するアドレスに設置された模
擬ＲＯＭ１１より模擬命令コードが、コード読み出しパ
ス１０を介して命令専用バス６に読み出される。ここ
で、この模擬ＲＯＭ１１に格納されている模擬命令コー
ドは前記テストプログラムの分岐元に戻るための命令コ
ードである。したがって、この模擬命令コードが正常に
命令専用バス６に読み出されて実行されれば、プログラ
ムアドレスはテストプログラムの分岐元に戻る。テスト
プログラムの分岐元にプログラムアドレスが戻れば、コ
ード読み出しパス１０は正常であると判断されて、試験
装置のメモリ領域に格納されたテストプログラムの分岐
元より次の動作テストに移行する。
【００１２】以下、図２を用いて具体例について説明す
る。図２はこの発明の実施の形態１によるマイクロコン
ピュータの具体例の要部を示すブロック図である。図示
の場合、命令専用バス６は８ビットの命令コードを４つ
同時に伝送可能な３２ビット構成となっており、ＲＯＭ
２およびその読み出し回路３は８ビット分ずつ分割して
示されている。なお、１０ａ、１０ｂ、１０ｃ、１０ｄ
は読み出し回路３がＲＯＭ２より読み出した３２ビット
の命令コードを８ビットずつ命令専用バス６に伝達する
コード読み出しパスであり、１１ａ、１１ｂ、１１ｃ、
１１ｄはそれら各コード読み出しパス１０ａ〜１０ｄを
それぞれテストするための模擬命令コードである命令＃
１、命令＃２、命令＃３および命令＃４が格納された模
擬ＲＯＭである。このように、この模擬ＲＯＭ１１ａ〜
１１ｄの容量の合計は、８ビットの各命令＃１〜命令＃
４が格納可能な３２ビットとなっており、命令専用バス
６のビット数と等しくなっている。また、最後の命令＃
４としては試験装置のメモリ領域に格納されたテストプ
ログラムの分岐元へ戻るための命令コードが格納されて
いる。
る。図２はこの発明の実施の形態１によるマイクロコン
ピュータの具体例の要部を示すブロック図である。図示
の場合、命令専用バス６は８ビットの命令コードを４つ
同時に伝送可能な３２ビット構成となっており、ＲＯＭ
２およびその読み出し回路３は８ビット分ずつ分割して
示されている。なお、１０ａ、１０ｂ、１０ｃ、１０ｄ
は読み出し回路３がＲＯＭ２より読み出した３２ビット
の命令コードを８ビットずつ命令専用バス６に伝達する
コード読み出しパスであり、１１ａ、１１ｂ、１１ｃ、
１１ｄはそれら各コード読み出しパス１０ａ〜１０ｄを
それぞれテストするための模擬命令コードである命令＃
１、命令＃２、命令＃３および命令＃４が格納された模
擬ＲＯＭである。このように、この模擬ＲＯＭ１１ａ〜
１１ｄの容量の合計は、８ビットの各命令＃１〜命令＃
４が格納可能な３２ビットとなっており、命令専用バス
６のビット数と等しくなっている。また、最後の命令＃
４としては試験装置のメモリ領域に格納されたテストプ
ログラムの分岐元へ戻るための命令コードが格納されて
いる。
【００１３】次に動作について説明する。当該コード読
み出しパス１０ａ〜１０ｄのテストが開始されると、試
験装置のメモリ領域に格納されたテストプログラムから
模擬ＲＯＭ１１にプログラムアドレスを分岐させる。そ
の時、ＢＩＵ８よりテストモード信号１２が発生され、
ＲＯＭ２からの読み出しパスが切断されて、模擬ＲＯＭ
１１から命令＃１〜命令＃４による模擬命令コードが、
コード読み出しパス１０ａ〜１０ｄを介して命令専用バ
ス６に読み出される。これらの命令＃１〜命令＃４は順
次実行され、最後の命令＃４が実行されるとプログラム
アドレスはテストプログラムの分岐元に戻る。ここで、
これらの命令＃１〜命令＃４はコード読み出しパス１０
ａ〜１０ｄのテストのために模擬ＲＯＭ１１ａ〜１１ｄ
にあらかじめ格納されているもので、客先のプログラム
のような様々な命令コードではないため、それが正常に
処理されたか否かは容易に判定することができる。命令
＃１〜命令＃４の処理が正常に終了し、プログラムアド
レスがテストプログラムの分岐元に戻れば、コード読み
出しパス１０ａ〜１０ｄは正常であると判断されて、試
験装置のメモリ領域の分岐元より次の動作テストに移行
する。
み出しパス１０ａ〜１０ｄのテストが開始されると、試
験装置のメモリ領域に格納されたテストプログラムから
模擬ＲＯＭ１１にプログラムアドレスを分岐させる。そ
の時、ＢＩＵ８よりテストモード信号１２が発生され、
ＲＯＭ２からの読み出しパスが切断されて、模擬ＲＯＭ
１１から命令＃１〜命令＃４による模擬命令コードが、
コード読み出しパス１０ａ〜１０ｄを介して命令専用バ
ス６に読み出される。これらの命令＃１〜命令＃４は順
次実行され、最後の命令＃４が実行されるとプログラム
アドレスはテストプログラムの分岐元に戻る。ここで、
これらの命令＃１〜命令＃４はコード読み出しパス１０
ａ〜１０ｄのテストのために模擬ＲＯＭ１１ａ〜１１ｄ
にあらかじめ格納されているもので、客先のプログラム
のような様々な命令コードではないため、それが正常に
処理されたか否かは容易に判定することができる。命令
＃１〜命令＃４の処理が正常に終了し、プログラムアド
レスがテストプログラムの分岐元に戻れば、コード読み
出しパス１０ａ〜１０ｄは正常であると判断されて、試
験装置のメモリ領域の分岐元より次の動作テストに移行
する。
【００１４】さらに他のテストにおいて、ＲＯＭ２の内
容を読み出し回路３より図示を省略したデータ専用バス
７に読み出すようにすることにより、ＲＯＭ２の内容お
よび読み出し回路３をテストすることができるので、ト
ータルでＲＯＭ２の本来の動作テストが可能となる。
容を読み出し回路３より図示を省略したデータ専用バス
７に読み出すようにすることにより、ＲＯＭ２の内容お
よび読み出し回路３をテストすることができるので、ト
ータルでＲＯＭ２の本来の動作テストが可能となる。
【００１５】以上のように、この実施の形態１によれ
ば、ＲＯＭ領域に含まれる特定の領域に用意された模擬
ＲＯＭ１１（１１ａ〜１１ｄ）に格納されている模擬命
令コードを、コード読み出しパス１０（１０ａ〜１０
ｄ）を介して命令専用バス６に読み出して処理すること
により、当該コード読み出しパス１０（１０ａ〜１０
ｄ）のテストを行っているので、テストに用いられる命
令コードが客先のプログラムのような様々な命令コード
ではないため、それが正常に処理されたか否かは容易に
判定することができ、ＲＯＭ２から命令専用バス６ヘの
コード読み出しパス１０（１０ａ〜１０ｄ）のテストを
行うことが可能となる効果がある。また、模擬ＲＯＭ１
１（１１ａ〜１１ｄ）の容量を命令専用バス６のビット
数と一致させ、すべての模擬命令コードを一度に命令専
用バス６に読み出しているので、模擬命令コードの読み
出しに際して、模擬ＲＯＭ１１（１１ａ〜１１ｄ）内の
アドレスを特に指定する必要がないため、模擬ＲＯＭ１
１（１１ａ〜１１ｄ）のための読み出し回路は不要とな
る効果がある。
ば、ＲＯＭ領域に含まれる特定の領域に用意された模擬
ＲＯＭ１１（１１ａ〜１１ｄ）に格納されている模擬命
令コードを、コード読み出しパス１０（１０ａ〜１０
ｄ）を介して命令専用バス６に読み出して処理すること
により、当該コード読み出しパス１０（１０ａ〜１０
ｄ）のテストを行っているので、テストに用いられる命
令コードが客先のプログラムのような様々な命令コード
ではないため、それが正常に処理されたか否かは容易に
判定することができ、ＲＯＭ２から命令専用バス６ヘの
コード読み出しパス１０（１０ａ〜１０ｄ）のテストを
行うことが可能となる効果がある。また、模擬ＲＯＭ１
１（１１ａ〜１１ｄ）の容量を命令専用バス６のビット
数と一致させ、すべての模擬命令コードを一度に命令専
用バス６に読み出しているので、模擬命令コードの読み
出しに際して、模擬ＲＯＭ１１（１１ａ〜１１ｄ）内の
アドレスを特に指定する必要がないため、模擬ＲＯＭ１
１（１１ａ〜１１ｄ）のための読み出し回路は不要とな
る効果がある。
【００１６】実施の形態２．上記実施の形態１において
は、命令専用バスのビット数と同一の容量を持つ模擬Ｒ
ＯＭに格納しておいた模擬命令コードを、命令専用バス
に一度に読み出して処理する場合について説明したが、
模擬ＲＯＭの容量を命令専用バスのビット数よりも大き
く、すなわち、命令専用バスのビット数の整数倍に設定
しておくようにしてもよい。そのような場合、模擬ＲＯ
Ｍに格納されている複数の模擬命令コードを複数回に渡
って順番に命令専用バスに読み出し、それらを順次処理
していくことによってコード読み出しパスの正常性をテ
ストすることが可能となる。その際、最後に処理される
擬似命令コードとして試験装置のメモリ領域に格納され
たテストプログラムの分岐元へ戻るための命令コードを
格納しておけば、コード読み出しパスが正常であると判
断された後、試験装置のメモリ領域にプログラムアドレ
スが戻って、次の動作テストが可能となる。なお、この
場合には、複数の模擬命令コードを順番に読み出すため
に、模擬ＲＯＭにも読み出し回路が必要となる。
は、命令専用バスのビット数と同一の容量を持つ模擬Ｒ
ＯＭに格納しておいた模擬命令コードを、命令専用バス
に一度に読み出して処理する場合について説明したが、
模擬ＲＯＭの容量を命令専用バスのビット数よりも大き
く、すなわち、命令専用バスのビット数の整数倍に設定
しておくようにしてもよい。そのような場合、模擬ＲＯ
Ｍに格納されている複数の模擬命令コードを複数回に渡
って順番に命令専用バスに読み出し、それらを順次処理
していくことによってコード読み出しパスの正常性をテ
ストすることが可能となる。その際、最後に処理される
擬似命令コードとして試験装置のメモリ領域に格納され
たテストプログラムの分岐元へ戻るための命令コードを
格納しておけば、コード読み出しパスが正常であると判
断された後、試験装置のメモリ領域にプログラムアドレ
スが戻って、次の動作テストが可能となる。なお、この
場合には、複数の模擬命令コードを順番に読み出すため
に、模擬ＲＯＭにも読み出し回路が必要となる。
【００１７】
【発明の効果】以上のように、請求項１記載の発明によ
れば、ＲＯＭ領域に含まれる特定の領域に用意された模
擬ＲＯＭに模擬命令コードを格納し、それをコード読み
出しパスを介して命令専用バスに読み出して処理し、当
該コード読み出しパスのテストを行うように構成したの
で、テストには客先のプログラムのような様々な命令コ
ードではなく、コード読み出しパスのテストのための模
擬命令コードが用いられるため、命令コードが正常に処
理されたか否かを判定することは極めて容易なこととな
って、従来テストが困難であったＲＯＭから命令専用バ
スヘのコード読み出しパスのテストができるようにな
り、テスタビリティの高いマイクロコンピュータが得ら
れる効果がある。
れば、ＲＯＭ領域に含まれる特定の領域に用意された模
擬ＲＯＭに模擬命令コードを格納し、それをコード読み
出しパスを介して命令専用バスに読み出して処理し、当
該コード読み出しパスのテストを行うように構成したの
で、テストには客先のプログラムのような様々な命令コ
ードではなく、コード読み出しパスのテストのための模
擬命令コードが用いられるため、命令コードが正常に処
理されたか否かを判定することは極めて容易なこととな
って、従来テストが困難であったＲＯＭから命令専用バ
スヘのコード読み出しパスのテストができるようにな
り、テスタビリティの高いマイクロコンピュータが得ら
れる効果がある。
【００１８】請求項２記載の発明によれば、模擬ＲＯＭ
の容量と命令専用バスのビット数とを等しくし、模擬Ｒ
ＯＭ内に格納されたすべての模擬命令コードを一度に命
令専用バスに読み出すように構成したので、模擬命令コ
ードの読み出しに際して、模擬ＲＯＭ内のアドレスを特
に指定する必要がなくなり、模擬ＲＯＭのための読み出
し回路が不要になる効果がある。
の容量と命令専用バスのビット数とを等しくし、模擬Ｒ
ＯＭ内に格納されたすべての模擬命令コードを一度に命
令専用バスに読み出すように構成したので、模擬命令コ
ードの読み出しに際して、模擬ＲＯＭ内のアドレスを特
に指定する必要がなくなり、模擬ＲＯＭのための読み出
し回路が不要になる効果がある。
【図１】 この発明の実施の形態１によるマイクロコン
ピュータを示すブロック図である。
ピュータを示すブロック図である。
【図２】 実施の形態１におけるマイクロコンピュータ
の具体例の要部を示すブロック図である。
の具体例の要部を示すブロック図である。
【図３】 従来のマイクロコンピュータを示すブロック
図である。
図である。
１ ＣＰＵ（中央演算処理装置）、２ ＲＯＭ（リード
オンリメモリ）、４ＲＡＭ（ランダムアクセスメモ
リ）、６ 命令専用バス、７ データ専用バス、８ Ｂ
ＩＵ（バスインターフェースユニット）、１０ コード
読み出しパス、１１ 模擬ＲＯＭ（模擬命令コードメモ
リ）。
オンリメモリ）、４ＲＡＭ（ランダムアクセスメモ
リ）、６ 命令専用バス、７ データ専用バス、８ Ｂ
ＩＵ（バスインターフェースユニット）、１０ コード
読み出しパス、１１ 模擬ＲＯＭ（模擬命令コードメモ
リ）。
Claims (2)
- 【請求項１】 プログラムやデータなどの情報の中の固
定的なものが格納されるリードオンリメモリと、 前記情報の中で随時書き換えられるものが格納されるラ
ンダムアクセスメモリと、 前記プログラムを用いて制御処理を実行する中央演算処
理装置と、 前記リードオンリメモリおよびランダムアクセスメモリ
と前記中央演算処理装置の間で授受される前記プログラ
ムの命令コードを伝送する命令専用バスと、 前記リードオンリメモリおよびランダムアクセスメモリ
と前記中央演算処理装置の間で授受される前記データを
伝送するデータ専用バスと、 前記命令専用バスおよびデータ専用バスの制御を行うバ
スインターフェースユニットとを備えたマイクロコンピ
ュータにおいて、 前記リードオンリメモリの領域に含まれる特定領域に、
前記命令専用バスに一度に読み出される分量以上の模擬
命令コードが格納される模擬命令コードメモリを用意
し、 前記リードオンリメモリから前記命令専用バスへ命令コ
ードを読み出すためのコード読み出しパスのテスト時に
は、前記バスインターフェースユニットの制御によって
模擬命令コードメモリにアクセスし、読み出された前記
模擬命令コードを処理することによって前記コード読み
出しパスのテストを行うことを特徴とするマイクロコン
ピュータ。 - 【請求項２】 模擬命令コードメモリの容量を命令専用
バスのビット数と同一に設定し、 前記模擬命令コードメモリに格納されたすべての模擬命
令コードを、コード読み出しパスを介して一度に前記命
令専用バスに読み出すことを特徴とする請求項１記載の
マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8191124A JPH1040125A (ja) | 1996-07-19 | 1996-07-19 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8191124A JPH1040125A (ja) | 1996-07-19 | 1996-07-19 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1040125A true JPH1040125A (ja) | 1998-02-13 |
Family
ID=16269274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8191124A Pending JPH1040125A (ja) | 1996-07-19 | 1996-07-19 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1040125A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102016106417B3 (de) * | 2016-04-08 | 2017-05-11 | Sick Ag | Optoelektronischer Sensor mit einem Messdatenspeicher und Speichertestverfahren |
-
1996
- 1996-07-19 JP JP8191124A patent/JPH1040125A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102016106417B3 (de) * | 2016-04-08 | 2017-05-11 | Sick Ag | Optoelektronischer Sensor mit einem Messdatenspeicher und Speichertestverfahren |
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