JPS63285642A - マイクロプロセッサ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はマイクロプロセッサを用い各種の機器を制御
し、データを検査するマイクロプロセッサ制御方式に関
するものである。

〔従来の技術〕

第２図はこの種の従来のマイクロプロセッサ制御方式を
採用したマイクロプロセッサ制御装置の構成を示すブロ
ック図である。図において、マイクロプロセッサ１は所
定の演算および制御を行うためのマイクロプログラムを
実行する処理手段であり、主記憶装置２はマイクロプロ
グラムなどを格納しておく記憶手段である。主記憶装置
２は、マイクロプログラムを格納しておくためだけの続
出専用メモリ　（以下ＲＯＭと称す）と、中間的な処理
結果を記憶するためのスクラッチ・パド・メモリ用の読
出し書込み可能なメモリ　（以下ＲＡＭと称す）とから
構成されていることもあるし、マイクロプログラムを格
納するメモリとスクラッチ・バド・メモリとを同一のＲ
ＡＭだけで構成されることもある。レジスタ群３１〜３
Ｎはマイクロプロセッサ１の動作に必要なデータを一時
的に格納し制御対象４を制御するための複数のレジスタ
からなる記憶手段である。アドレスバス５はレジスタ群
３１〜３Ｎの中から任意のレジスタを選択するためのア
ドレス信号が転送される信号線で、データバス６はレジ
スタ群３１〜３Ｎの該当レジスタに読み書きするデータ
が転送される信号線である。検査回路７はデータバス６
上のデータの正当性を検査するための検査手段である。

ＲＯＭ８は、レジスタ群３１〜３Ｎの中のどのアドレス
のレジスタが検査可能であるか否かを該当レジスタのア
ドレスから判定するための判定情報などが製造時に書込
まれ、その判定情報を格納するメモリである。

次に動作について説明する。マイクロプロセッサｌは、
その内部のプログラムカウンタなどの働きによって、主
記憶装置２から実行すべきマイクロ命令を一語ずつ取り
出す。このマイクロ命令は、内部演算命令や分岐命令な
どのようにマイクロプロセッサ１の内部でだけ実行され
るものもあるが、実際にマイクロプロセッサ１が制御対
象４を制御する場合はレジスタ群３１〜３Ｎを操作する
命令が実行される。レジスタ群３１〜３Ｎは、それぞれ
特定のレジスタにおける特定のビットが制御対象４の特
定のハードウェアに結びついており、マイクロプロセッ
サ１がこのビットに論理「１」をセントしたり、論理「
０」をセットしたりすることによって、制御対象４の動
作を制御することができる。また、制御対象４の状態は
、やはりレジスタ群３１〜３Ｎの特定のレジスタにおけ
る特定のビットにセットされた論理「１」または論理「
０」の値で反映されるようになっており、マイクロプロ
セッサ１はこの値を読取ることにより、制御対象４の状
態を知ることができる。マイクロプロセッサ１がレジス
タ群３１〜３Ｎの中の特定のレジスタにデータをセット
、する書込み命令を実行するときは、まずアドレスバス
５上に特定のレジスタに対応したアドレス信号を出し、
データバス６上に書込むべきデータを乗せ、図示しない
制御線に書込み信号を出す。これにより、アドレスバス
５上のアドレスと自体のアドレスとが一致したレジスタ
は、その書込み信号を受付け、データバス６上のデータ
をセットする。また、マイクロプロセッサ１がレジスタ
群３１〜３Ｎの中の特定のレジスタのデータを読取るた
めの読出し命令を実行するときは、アドレスバス５上に
特定のレジスタに対応したアドレス信号を出し、上記制
御線に読出し信号を出す。これにより、アドレスバス５
上のアドレスと自体のアドレスとが一致したレジスタは
その読出し信号を受付け、自体のデータをデータバス６
上に送出し、マイクロプロセッサ１はこのデータを読取
る。

ところで、高速性を要求される制御装置では、アドレス
バス５とデータバス６とがそれぞれ書込み命令用と読出
し命令用とに独立に用意され、−命令で書込みと読出し
とが実行できるものもある。

このような制御装置では、レジスタ群３１〜３Ｎの中の
あるレジスタにおけるある１ビツトの値が異常であって
も、ただちに制御対象４の異常動作を引起こす可能性が
ある。そのため、レジスタ群３１〜３Ｎ上のデータの信
頼性を向上させる手段、として、データバス６とレジス
タ群３１〜３Ｎにパリティ・ビットなどの検査ビットを
付加することが多い。すなわち、マイクロプロセッサ１
は、書込み命令を実行する際、データバス６上のデータ
にあらかじめ検査ビットを付加しておく。レジスタ群３
１〜３Ｎのレジスタは、データバス６上のデータを取込
む際、この検査ビットも一緒に取込む。場合によっては
、このときこの検査ビットを用いてデータの正当孔を検
査し異常があれば割込み等の手段を用いて、マイクロプ
ロセッサ１にそれを知らせることもある。マイクロプロ
セッサ１が読出し命令を実行するときは、そのレジスタ
がマイクロプロセッサ１から受取ったデータをそのまま
保持しているタイプのものであれば、レジスタ内のデー
タとともに、先にマイクロプロセッサ１から受取った検
査ビットも一緒にデータバス６に送出する。マイクロプ
ロセッサ１がこのデータを読取るとき、検査回路７は、
このデータバス６上のデータと検査ビットからデータの
正当性を検査し、異常があれば割込み等の手段を用いて
マイクロプロセッサ１に知らせる。

また、この読出されるレジスタが制御対象４からデータ
をセットされるタイプのものであった場合は、検査ビッ
トも制御対象４からセットされることになる。ところが
、上記レジスタの全ビットが一度に制御対象４からセッ
トされるものであれば、そのとき検査ビットも同時にセ
ントできる場合が一般的に多く、問題がないが、一般に
これらのレジスタ群３１〜３Ｎの各ビットは制御対象４
の中の独立した要因の状態を表わしている場合も多い。

このような場合は検査ビットを生成して各レジスタ群３
１〜３Ｎにセットしておくことが困難であり、したがっ
て上記要因を示すレジスタのビットの値を読出しても、
その値に検査ビットを含んでいないのでデータバス６上
のデータの検査を行うことができない場合が多い。した
がって、検査回路７はデータバス６上に転送されたデー
タが同じ読出し命令であっても、レジスタの種類によっ
てその読出し命令が有効であるレジスタと無効であるレ
ジスタとが備えられている場合があり、そのためどのア
ドレスのレジスタがその読出し命令で動作し、データを
データバス６上に読出すかを判断する必要が生じてくる
。そこで、この第２図に示す従来装置では、予めＲＯＭ
８を設けておき、このＲＯＭ８にどのアドレスのレジス
タが検査可能であるか否かをレジスタのアドレスから判
定するための判定情報を製造時に書込んでおく。

そして読出し命令が実行されると、アドレスバス５上の
アドレス信号が上記ＲＯＭ８にも転送され、このＲＯＭ
８からそのアドレスのレジスタが検査可能であるか否か
の判定情報が検査回路７に転送され、検査可能なレジス
タについて検査するようになっている。

第３図はこの種の他の従来のマイクロプロセッサ制御方
式を採用したマイクロプロセッサ制御装置の構成を示す
ブロック図であり、第２図に示す構成要素に対応するも
のには、同一の参照符を付しその説明は省略する。この
他の従来方式は、読出そうとしているレジスタが検査可
能であるか否かの判定が、予めその読出し命令のマイク
ロ命令語の中の特定ビットで指定できるようになってお
り、その読出し命令を実行する際、アドレス情報ととも
に、この検査可能か否かを示す判定情報をマイクロプロ
セッサ１から検査回路７に送るようになっている。

〔発明が解決しようとする問題点〕

ところが、第２図に示す従来のマイクロプロセッサ制御
方式では、検査可能であるか否かを示す判定情報を製造
時にＲＯＭ８に書込んでおくため、制御対象４やレジス
タ群３１〜３Ｎなどの構成の変更があった場合、このＲ
ＯＭ８を交換する必要があり、したがってこのような変
更に対して柔軟に対応することができないという問題点
があった。

また、第３図に示す従来のマイクロプロセッサ制御方式
では、検査可能であるか否かを示す判定情報をマイクロ
命令の特定ビットとして持っているため、マイクロ命令
にそのための余分なビットが必要になるだけでなく、マ
イクロプログラムを作成する際、各続出し命令毎に該当
レジスタが検査可能であるか否かの判定を人手により行
うか、または適切なプログラムにより検査の可否を指定
しな（ではならなく、さらに制御対象４やレジスタ群３
１〜３Ｎの構成に変更があった場合はマイクロプログラ
ムの大幅な修正も必要になってくるという問題点があっ
た。

この発明は上記のような問題点を解消するためになされ
たもので、簡便な手段によりレジスタ群の各レジスタが
検査可能であるか否かを知ることができるとともに、制
御対象やレジスタ群などの変更にも柔軟に対応できるマ
イクロプロセッサ制御方式を提供することを目的とする
。

（問題点を解決するための手段） この第１の発明に係るマイクロプロセッサ制御方式は、
メモリとして読出し書込み可能なメモリ（ＲＡＭ９）を
用い、動作開始時にレジスタ群３１〜３Ｎのレジスタの
アドレスから判定するための判定情報などをそのメモリ
　（ＲＡＭ９）に書込むことを特徴とするものである。

この第２の発明に係るマイクロプロセッサ制御方式は、
読出しデータが検査可能であるか否かが制御内容の種類
によっては変化するレジスタがレジスタ群３１〜３Ｎに
存在する場合、その変化するレジスタに対して２個のア
ドレスを割付け、その一方を読出しデータの検査可能な
レジスタとして割付け、他方を読出しデータの検査不可
能なレジスタとして割付け、これらの割付けたアドレス
情報をメモリ　（ＲＡＭ９）に書込むことを特徴とする
ものである。

〔作用〕

第１の発明に係るマイクロプロセッサ制御方式において
、動作が開始すると、メモリ（ＲＡＭ　９　）には上記
判定情報が各レジスタ群３１〜３Ｎのアドレスに対応さ
せて書込まれていく。

第２の発明に係るマイクロプロセッサ制御方式において
、レジスタ群３１〜３Ｎに読出しデータの検査可否の変
化が生じるレジスタが存在すると、メモリ　（ＲＡＭ９
）には読出しデータの検査可能なレジスタのアドレス情
報と読出しデータの検査不可能なレジスタのアドレス情
報とが書込まれる。

〔発明の実施例〕

以下、この発明の実施例を図面に基づいて説明する。第
１図はこの発明の実施例に係るマイクロプロセッサ制御
方式を採用したマイクロプロセッサ制御装置の構成を示
すブロック図である。第１図において、第２図に示す構
成要素に対応するものには同一の参照符を付し、その説
明を省略する。

第１図において、ＲＡＭ９はレジスタ群３１〜３Ｎの各
レジスタのデータ読出し時に、検査ビットが有効で、検
査可能であるか否かをレジスタのアドレスから判定する
ための判定情報などを格納するメモリである。検査回路
７は、ＲＡＭ９からの情報に従い各レジスタ群３１〜３
Ｎから読出したデータバス６上のデータの正当性を検査
するものである。

次にこの第１の発明に係る実施例の動作について説明す
る。電源投入などにより動作が開始すると、マイクロプ
ロセッサ１は主記憶装置２に格納されたマイクロプログ
ラムに従い、各レジスタ群３１〜３Ｎのアドレスに対応
して判定情報をＲＡＭ？に書込んでいく。その書込みが
終了すると、マイクロプロセッサ１は通常の動作に移り
、レジスタ群３１〜３Ｎを介して制御対象４を制御して
いく。以後、マイクロプロセッサ１がレジスタ群３１〜
３Ｎの読出し命令を実行した場合の動作は、前述した第
２図の従来λ戴と同様であるのでその説明を省略する。

ところが、この実施例においては、レジスタ群３１〜３
Ｎの構成や制御対象４などに変更が生じた場合でも、マ
イクロプログラム中の先頭部分にまた、第３図の従来λ
χのようにマイクロ命令に余分なビットを設ける必要も
なく、マイクロプログラムの作成時に各続出し命令毎に
レジスタの検査の可否を指定する必要もない。

したがって、この第１の発明に係る実施例によれば各レ
ジスタ群３１〜３Ｎの読出し時の検査の可否を示す判定
情報をマイクロプログラムの先頭部分で集中管理し、実
行開始時にその判定情報をＲＡＭ９に書込むようにした
ので、安価で手間もかからず、またレジスタ群３１〜３
Ｎの構成や制御対象４などの変更には柔軟に対処するこ
とができる。

しかし、制御対象４の性質によっては、同一のレジスタ
であっても、制御内容の種類によっては読出しデータが
検査可能であったり、不可能であったりするものもある
。このような場合は、この実施例では対処することがで
きず、これまでも第２図の従来方式ではこのようなレジ
スタは検査対象から全く除外してしまったり、また第３
図の従来方式のような構成を採用するしかなかった。そ
こで、第２の発明に係る実施例として、読出しデータの
検査の可否が変化するレジスタに対しては、２個のアド
レスを割付けておき、これらの２個の割付けたアドレス
を判定情報に含めＲＡＭ９に書込み、マイクロプロセッ
サ１がその２個のアドレスのどちらかをＲＡＭ９から読
出してアドレスバス５に送出しても、そのアドレスに対
応するレジスタの内容がデータバス６上に送出されるよ
うにしておく。すなわち、ＲＡＭ９の内部の情報におい
ては、これらの２個のアドレスのうち一方（仮にアドレ
スＸとする）を読出しデータの検査が可能なアドレスと
して割付けておき、他方（アドレスＹとする）を読出し
データの検査が不可能なアドレスとして割付けておく。

このようにアドレスＸ、Ｙを割付けたうえで、マイクロ
プログラムの作成時に該当レジスタのデータを読出し命
令を書く際、読出しデータを検査したい場合はアドレス
Ｘを使用し、読出しデータを検査できない場合はアドレ
スＹを使用する。すなわち、マイクロプログラムの作成
時に上記変化するレジスタの読出しデータの検査の可否
に対して２個のアドレスＸ。

Ｙを使い分けてレジスタの検査可否を指定し、このよう
なレジスタも検査する。

この第２の発明に係る実施例によれば、読出しデータの
検査の可否が制御内容の種類によっては変化するレジス
タも検査対象から除外されることなく、また、第３図の
従来方式に比べて余分なマイクロ命令のビットを必要と
せず、しかも全レジスタについて検査の可否を指定する
のではな（、読出しデータの検査の可否が変化するレジ
スタについてだけ検査の可否を指定すればよいので、マ
イクロプログラム作成時の負担が著しく軽減される。

なお、本件では第１の発明の実施例と第２の発明の実施
例とを別々に説明したが、２つの実施例を組み合わせて
構成してもよい。また、第２の発明の実施例においてメ
モリを読出し書込み可能なＲＡＭを用いたが、読出しの
み可能なＲＯＭを用いれば第２図に示す構成を有する制
御装置にも適用できる。

〔発明の効果〕

以上のように第１の発明によれば、読出し書込み可能な
メモリを用い、動作開始時にレジスタの読出しデータが
検査可能であるか否かをレジスタのアドレスから判定す
るための判定情報をその読出し書込み可能なメモリに書
込むようにしたので、簡便な手段により各レジスタが検
査可能であるか否かを知ることができるとともに、制御
対象やレジスタ群などの変更にも柔軟に対応でき、した
がって信頼性の高い制御装置を提供することができると
いう効果が得られる。

また、第２の発明によれば、読出しデータが検査可能で
あるか否かが制御内容の種類によっては変化するレジス
タがレジスタ群に存在する場合、その変化するレジスタ
に対して２個のアドレスを割付け、その一方を読出しデ
ータの検査可能なレジスタとして割付け、他方を読出し
データの検査不可能なレジスタとして割付け、これらの
２個の割付けたアドレスを判定情報に含めメモリに書込
むようにしたので、簡便な手段により各レジスタが検査
可能であるか否かを知ることができるとともに、制御対
象やレジスタ群などの変更にも柔軟に対応でき、更に制
御内容の種類によっては読出しデータの検査の可否が変
化するレジスタがレジスタ群に存在しても、その変化す
るレジスタについても検査が可能となり、したがって第
１の発明より更に信頼性の高い制御装置を提供すること
ができるという効果が得られる。

【図面の簡単な説明】

第１図はこの第１．第２発明の実施例に係るマイクロプ
ロセッサ制御方式を採用したマイクロプロセッサ制御装
置の構成を示すブロック図、第２図は従来のマイクロプ
ロセッサ制御方式を採用したマイクロプロセッサ制御装
置の構成を示すブロック図、第３図は他の従来のマイク
ロプロセッサ制御方式を採用したマイクロプロセッサ制
御装置の構成を示すブロック図である。 １・・・マイクロプロセッサ、３１〜３Ｎ・・・レジス
タ群、４・・・制御対象、７・・・検査回路、９・・・
ＲＡＭ　（メモリ）。 代理人　　大　　岩　　増　　雄（ほか２名）手続補正
書（自勿 １．事件の表示　　　特願昭６２−１２２１０２号事件
との関係　特許出願人 代表者　志　岐　守　哉 ４、代理人 住　所　　　　東京都千代田区丸の内二丁目２番３号（
１）　　明細書第７頁第１５行目「ところで、」とある
のを「また、」と補正する。 （２）　　同書第７頁第１９行目「このような制御装置
」とあるのを「　これらのような制御装置」と補正「ど
ちらかをＲＡＭ９から読出してアドレスバス５に送出し
ても」とあるのを「どちらをアドレスバス５に送出して
も」と補正する。 （４）同書第１７頁第３行目「すなわち、」とあるのを
「さらに、」と補正する。 （５）同書第１７頁第１０行目「該当レジスタのデータ
を」とあるのを「該当レジスタのデータの」と補正する
。 以上

Claims (5)

【特許請求の範囲】
1. （１）所定の演算および制御を行うためのマイクロプロ
   グラムを実行するマイクロプロセッサと、このマイクロ
   プロセッサの動作に必要なデータを一時的に格納し制御
   対象を制御するためのレジスタ群と、上記マイクロプロ
   セッサがこのレジスタ群の中の任意のレジスタに格納さ
   れたデータを読出したとき、このデータと同時に該当レ
   ジスタから送出される検査ビットを用いて、このデータ
   が正当であるか否かを検査する検査回路と、このとき上
   記検査ビットが有効で上記読出しデータが検査可能であ
   るか否かをレジスタのアドレスから判定するための判定
   情報などを格納しておくメモリとを備えたマイクロプロ
   セッサ制御装置において、上記メモリとして読出し書込
   み可能なメモリを用い、動作開始時に上記判定情報をそ
   のメモリに書込むことを特徴とするマイクロプロセッサ
   制御方式。
2. （２）上記マイクロプロセッサは、上記レジスタ群のレ
   ジスタのアドレス毎に、上記判定情報を上記読出し書込
   み可能なメモリに書込み、その後、通常の動作に移り、
   上記制御対象を制御することを特徴とする特許請求の範
   囲第１項記載のマイクロプロセッサ制御方式。
3. （３）所定の演算および制御を行うためのマイクロプロ
   グラムを実行するマイクロプロセッサと、このマイクロ
   プロセッサの動作に必要なデータを一時的に格納し制御
   対象を制御するためのレジスタ群と、上記マイクロプロ
   セッサがこのレジスタ群の中の任意のレジスタに格納さ
   れたデータを読出したとき、このデータと同時に該当レ
   ジスタから送出される検査ビットを用いて、このデータ
   が正当であるか否かを検査する検査回路と、このとき上
   記検査ビットが有効で上記読出しデータが検査可能であ
   るか否かをレジスタのアドレスから判定するための判定
   情報などを格納しておくメモリとを備えたマイクロプロ
   セッサ制御装置において、読出しデータが検査可能であ
   るか否かが制御内容の種類によっては変化するレジスタ
   が上記レジスタ群に存在する場合、その変化するレジス
   タに対して２個のアドレスを割付け、その一方を読出し
   データの検査可能なレジスタとして割付け、他方を読出
   しデータの検査不可能なレジスタとして割付け、これら
   の２個の割付けたアドレスを上記判定情報に含め上記メ
   モリに書込むことを特徴とするマイクロプロセッサ制御
   方式。
4. （４）上記メモリとして読出し書込み可能なメモリを用
   い、上記マイクロプロセッサは、動作開始時に上記２個
   のアドレスを判定情報に含めそのメモリに書込むことを
   特徴とする特許請求の範囲第３項記載のマイクロプロセ
   ッサ制御方式。
5. （５）上記マイクロプログラムの作成時に上記変化する
   レジスタの読出しデータが検査可能な場合とそうでない
   場合とで、上記２個のアドレスを使い分けて上記レジス
   タの検査可否を指定し、上記変化するレジスタも検査す
   ることを特徴とする特許請求の範囲第３項記載のマイク
   ロプロセッサ制御方式。