JPH01100799A - 読出し専用メモリ制御回路 - Google Patents
読出し専用メモリ制御回路Info
- Publication number
- JPH01100799A JPH01100799A JP62258750A JP25875087A JPH01100799A JP H01100799 A JPH01100799 A JP H01100799A JP 62258750 A JP62258750 A JP 62258750A JP 25875087 A JP25875087 A JP 25875087A JP H01100799 A JPH01100799 A JP H01100799A
- Authority
- JP
- Japan
- Prior art keywords
- register
- address
- rom
- signal
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006870 function Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 2
- 241000277269 Oncorhynchus masou Species 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、計算機で使用されるＲＯＭ （読出し専用
メモリ）の制御回路に関するものである。
メモリ）の制御回路に関するものである。
通常、計算機内のＣＰＵ （中央処理装置）で実行され
るプログラムの内、システムプログラム等はその一部あ
るいは全部がＲＯＭに格納され、ＲＡＭ （読み書き可
能メモリ）とともに主記憶領域に割り付けられる。
るプログラムの内、システムプログラム等はその一部あ
るいは全部がＲＯＭに格納され、ＲＡＭ （読み書き可
能メモリ）とともに主記憶領域に割り付けられる。
従来、このような計算機内のＣＰＵで実行されるプログ
ラムを格納したＲＯＭの制御回路は第３図のように構成
されていた。図において、１はＣＰＵ、２，３．４は上
記ＣＰＵＩに接続されたハスで、２は制御信号用のコン
トロールバス、３はアドレスバス、４はデータバスであ
る。５はプログラムやデータが予め格納されているＲＯ
Ｍであり、上記アドレスバス３の下位所定ビットにより
アドレス指定され、ＲＯＭ出力６はデータバス４に接続
されている。７はアドレスバス３の上位所定ビットを人
力してデコードし、ＲＯＭ５のセレクト信号８を出力す
るＲＯＭアドレスデコーダ、９は上記セレクト信号８と
コントロールバス２からのメモリリード信号１０とを人
力してそれらの論理積をとり、ＲＯＭ５の出力イネーブ
ル信号１１を生成するＡＮＤゲートである。
ラムを格納したＲＯＭの制御回路は第３図のように構成
されていた。図において、１はＣＰＵ、２，３．４は上
記ＣＰＵＩに接続されたハスで、２は制御信号用のコン
トロールバス、３はアドレスバス、４はデータバスであ
る。５はプログラムやデータが予め格納されているＲＯ
Ｍであり、上記アドレスバス３の下位所定ビットにより
アドレス指定され、ＲＯＭ出力６はデータバス４に接続
されている。７はアドレスバス３の上位所定ビットを人
力してデコードし、ＲＯＭ５のセレクト信号８を出力す
るＲＯＭアドレスデコーダ、９は上記セレクト信号８と
コントロールバス２からのメモリリード信号１０とを人
力してそれらの論理積をとり、ＲＯＭ５の出力イネーブ
ル信号１１を生成するＡＮＤゲートである。
次に動作について説明する。ＲＯＭアドレスデコーダ７
は、アドレスバス３上のアドレスがＲＯＭアドレスを表
す時のみセレクト信号８を真にする。従って、ＲＯＭ出
力イネーブル信号１１はＲＯＭアドレスに対しメモリリ
ード信号１０がＣＰＵＩから出力された時に真になる。
は、アドレスバス３上のアドレスがＲＯＭアドレスを表
す時のみセレクト信号８を真にする。従って、ＲＯＭ出
力イネーブル信号１１はＲＯＭアドレスに対しメモリリ
ード信号１０がＣＰＵＩから出力された時に真になる。
ＲＯＭ５は、その特性から、アドレスが入力され出力イ
ネーブル信号１１が真となると、当該アドレスに対応す
る書込み済のデータ（プログラムを含む）をＲＯＭ出力
６としてデータバス４に出力する。このアドレスとこれ
に対応するデータの関係はＲＯＭ５にデータを書込んだ
時点で決定される。
ネーブル信号１１が真となると、当該アドレスに対応す
る書込み済のデータ（プログラムを含む）をＲＯＭ出力
６としてデータバス４に出力する。このアドレスとこれ
に対応するデータの関係はＲＯＭ５にデータを書込んだ
時点で決定される。
なお、再書込み可能なＥＰＲＯＭであっても、計算機に
はＲＯＭの再書込み機能が無いため、計算機に組み込ま
れたＲＯＭが保持するデータをその計算機自身がソフト
ウェアによって変更する事は不可能である。
はＲＯＭの再書込み機能が無いため、計算機に組み込ま
れたＲＯＭが保持するデータをその計算機自身がソフト
ウェアによって変更する事は不可能である。
従来のＲＯＭ制御回路は以上のように構成され、ＲＯＭ
が保持しているデータの変更はソフトウェアによって行
えないため、ＲＯＭが保持するデータ又はプログラムを
変更する必要がある場合、僅かな変更でもＲＯＭを取り
換える必要があり、計算機の保守が煩雑化するとともに
、ソフトウェア開発の効率が低下するという問題点があ
った。
が保持しているデータの変更はソフトウェアによって行
えないため、ＲＯＭが保持するデータ又はプログラムを
変更する必要がある場合、僅かな変更でもＲＯＭを取り
換える必要があり、計算機の保守が煩雑化するとともに
、ソフトウェア開発の効率が低下するという問題点があ
った。
この発明は上記のような問題点を解消するためになされ
たもので、ＲＯＭを取り換える事無く、ＲＯＭの出力す
るデータをソフトウェアの制御により変更する事ができ
るＲＯＭ制御回路を得ることを目的とする。
たもので、ＲＯＭを取り換える事無く、ＲＯＭの出力す
るデータをソフトウェアの制御により変更する事ができ
るＲＯＭ制御回路を得ることを目的とする。
この発明に係るＲＯＭ制御回路は、データバスに接続さ
れた第１のレジスタ及び第２のレジスタと、アドレスバ
スからのアドレスをデコードして上記第１及び第２のレ
ジスタのセレクト信号を得るとともに、第１のレジスタ
のセレクト信号とコントロールバスからのライト信号と
に基づき第１のレジスタにデータバスの内容を書込み、
第２のレジスタのセレクト信号と上記ライト信号とに基
づき第２のレジスタにデータバスの内容を書込む第１の
制御手段と、上記第１のレジスタの内容とアドレスバス
の内容を比較してそれらが同一の場合に一致信号を出力
するアドレス比較器と、この一致信号とＲＯＭのセレク
ト信号及びリード信号とに基づき第２のレジスタの内容
を読出してデータバスに出力するとともにＲＯＭからの
読出しを禁止する第２の制御手段とを備えたものである
。
れた第１のレジスタ及び第２のレジスタと、アドレスバ
スからのアドレスをデコードして上記第１及び第２のレ
ジスタのセレクト信号を得るとともに、第１のレジスタ
のセレクト信号とコントロールバスからのライト信号と
に基づき第１のレジスタにデータバスの内容を書込み、
第２のレジスタのセレクト信号と上記ライト信号とに基
づき第２のレジスタにデータバスの内容を書込む第１の
制御手段と、上記第１のレジスタの内容とアドレスバス
の内容を比較してそれらが同一の場合に一致信号を出力
するアドレス比較器と、この一致信号とＲＯＭのセレク
ト信号及びリード信号とに基づき第２のレジスタの内容
を読出してデータバスに出力するとともにＲＯＭからの
読出しを禁止する第２の制御手段とを備えたものである
。
この発明においては、データバス及び第１の制御手段を
用いて、ＲＯＭ内の変更したい箇所のアドレスを第１の
レジスタに、その内容を第２のレジスタに書込んでおく
ことにより、ＲＯＭ読出しの際、アドレス比較器でアド
レスバスからのアドレスと上記第１のレジスタからのア
ドレスが比較され、第２の制御手段によって、上記比較
結果が不一致の場合はＲＯＭの内容がそのまま読出され
てデータバスに出力され、一致の場合はＲＯＭの読出し
が禁止されるとともに第２のレジスタの内容が読出され
てデータバスに出力される。すなわち、第１のレジスタ
によって指定されるアドレスに対応するＲＯＭ内のデー
タが第２のレジスタのデータで置き換えられることにな
る。
用いて、ＲＯＭ内の変更したい箇所のアドレスを第１の
レジスタに、その内容を第２のレジスタに書込んでおく
ことにより、ＲＯＭ読出しの際、アドレス比較器でアド
レスバスからのアドレスと上記第１のレジスタからのア
ドレスが比較され、第２の制御手段によって、上記比較
結果が不一致の場合はＲＯＭの内容がそのまま読出され
てデータバスに出力され、一致の場合はＲＯＭの読出し
が禁止されるとともに第２のレジスタの内容が読出され
てデータバスに出力される。すなわち、第１のレジスタ
によって指定されるアドレスに対応するＲＯＭ内のデー
タが第２のレジスタのデータで置き換えられることにな
る。
以下、この発明の一実施例を図について説明する。
第１図は実施例の構成を示すブロック図であり、第３図
従来例と同−又は相当部分には同一符号を用いてその説
明は省略する。図において、１２゜１３はデータバス４
に接続されて本願の第１のレジスタと第２のレジスタを
構成するブレークポイントレジスタとデータレジスタで
あり、ブレークポイントレジスタ１２はＲＯＭ５内の変
更したい箇所のアドレスを保持してその出力１４を後述
のアドレス比較器に入力するためのもので、データレジ
スタ１３はその変更内容を保持してその出力１５をデー
タバス４に入力するためのものである。
従来例と同−又は相当部分には同一符号を用いてその説
明は省略する。図において、１２゜１３はデータバス４
に接続されて本願の第１のレジスタと第２のレジスタを
構成するブレークポイントレジスタとデータレジスタで
あり、ブレークポイントレジスタ１２はＲＯＭ５内の変
更したい箇所のアドレスを保持してその出力１４を後述
のアドレス比較器に入力するためのもので、データレジ
スタ１３はその変更内容を保持してその出力１５をデー
タバス４に入力するためのものである。
１６はアドレスバス３からのアドレスの全ビットをデコ
ードして、上記ブレークポイントレジスタ１２とデータ
レジスタ１３のセレクト信号１７゜１８を出力するアド
レスデコーダ、１９は上記ブレークポイントレジスタセ
レクト信号１７とコントロールバス２からのＩ１０ライ
ト信号２０との論理積をとってブレークポイントレジス
タ１２のライト信号２１を生成するＡＮＤゲート、２２
は上記データレジスタセレクト信号１８とＩ１０ライト
信号２０との論理積をとってデータレジスタ１３のライ
ト信号２３を生成するＡＮＤゲートであり、上記アドレ
スデコーダ１６と各ＡＮＤゲート１９．２２により本願
の第１の制御手段２４が構成されている。
ードして、上記ブレークポイントレジスタ１２とデータ
レジスタ１３のセレクト信号１７゜１８を出力するアド
レスデコーダ、１９は上記ブレークポイントレジスタセ
レクト信号１７とコントロールバス２からのＩ１０ライ
ト信号２０との論理積をとってブレークポイントレジス
タ１２のライト信号２１を生成するＡＮＤゲート、２２
は上記データレジスタセレクト信号１８とＩ１０ライト
信号２０との論理積をとってデータレジスタ１３のライ
ト信号２３を生成するＡＮＤゲートであり、上記アドレ
スデコーダ１６と各ＡＮＤゲート１９．２２により本願
の第１の制御手段２４が構成されている。
一方、２５は上記ブレークポイントレジスタ１２の出力
１４とアドレスバス３のアドレスとを比較してそれらが
同一の場合に一致信号２６を出力するアドレス比較器、
２７は上記一致信号２６とコントロールバス２からのメ
モリリード信号１０とＲＯＭアドレスデコーダ７からの
ＲＯＭセレクト信号８との論理積をとってデータレジス
タ１３の出力イネーブル信号２８を生成するＡＮＤゲー
ト、２９は上記出力イネーブル信号２８の論理を反転す
るインバータ、３０は上記インバータ２９の出力３１と
メモリリード信号１０とＲＯＭセレクト信号８との論理
積をとってＲＯＭ５の出力イネーブル信号１１を生成す
るＡＮＤゲートであり、上記各ＡＮＤゲート２７．３０
とインバータ２９により本願の第２の制御手段３２が構
成されている。
１４とアドレスバス３のアドレスとを比較してそれらが
同一の場合に一致信号２６を出力するアドレス比較器、
２７は上記一致信号２６とコントロールバス２からのメ
モリリード信号１０とＲＯＭアドレスデコーダ７からの
ＲＯＭセレクト信号８との論理積をとってデータレジス
タ１３の出力イネーブル信号２８を生成するＡＮＤゲー
ト、２９は上記出力イネーブル信号２８の論理を反転す
るインバータ、３０は上記インバータ２９の出力３１と
メモリリード信号１０とＲＯＭセレクト信号８との論理
積をとってＲＯＭ５の出力イネーブル信号１１を生成す
るＡＮＤゲートであり、上記各ＡＮＤゲート２７．３０
とインバータ２９により本願の第２の制御手段３２が構
成されている。
次に動作について説明する。ＣＰＵＩから、ブレークポ
イントレジスタ１２に割り当てられたアドレスに対しＩ
１０ライト信号２０を出すと、ブレークポイントレジス
タセレクト信号１７と当該ライト信号２０が真となって
ブレークポイントレジスタライト信号２１が真となり、
ブレークポイントレジスタ１２にはＣＰＵＩの出力する
データが取り込まれる。同様に、ＣＰＵ１から、データ
レジスタ１３に割り当てられたアドレスに対し■１０ラ
イト信号２０・を出すと、信号１８，２０゜２３が真と
なり、データレジスタ１３にＣＰＵの出力するデータが
取り込まれる。また、ＣＰＵＩがＲＯＭ５からデータを
読出す場合、従来同様ＲＯＭセレクト信号８とメモリリ
ード信号１０は真となる。一方、ブレークポイントレジ
スタ１２の出力１４はアドレス比較器２５へ入力され、
ＣＰＵＩが出力するアドレスとブレークポイントレジス
タ１２の出力１４が一致した場合、一致信号２６が真と
なる。
イントレジスタ１２に割り当てられたアドレスに対しＩ
１０ライト信号２０を出すと、ブレークポイントレジス
タセレクト信号１７と当該ライト信号２０が真となって
ブレークポイントレジスタライト信号２１が真となり、
ブレークポイントレジスタ１２にはＣＰＵＩの出力する
データが取り込まれる。同様に、ＣＰＵ１から、データ
レジスタ１３に割り当てられたアドレスに対し■１０ラ
イト信号２０・を出すと、信号１８，２０゜２３が真と
なり、データレジスタ１３にＣＰＵの出力するデータが
取り込まれる。また、ＣＰＵＩがＲＯＭ５からデータを
読出す場合、従来同様ＲＯＭセレクト信号８とメモリリ
ード信号１０は真となる。一方、ブレークポイントレジ
スタ１２の出力１４はアドレス比較器２５へ入力され、
ＣＰＵＩが出力するアドレスとブレークポイントレジス
タ１２の出力１４が一致した場合、一致信号２６が真と
なる。
従って、ブレークポイントレジスタ１２で指定されたＲ
ＯＭアドレスからデータを読出す場合、データレジスタ
出力イネニブル信号２８が真となるとともにインバータ
２９の出力３１によってＲＯＭ５の読出しが禁止される
ので、データレジスタ１３のデータがデータバス４へ出
力され、ＣＰＵＩはこのデータを取込むことができる。
ＯＭアドレスからデータを読出す場合、データレジスタ
出力イネニブル信号２８が真となるとともにインバータ
２９の出力３１によってＲＯＭ５の読出しが禁止される
ので、データレジスタ１３のデータがデータバス４へ出
力され、ＣＰＵＩはこのデータを取込むことができる。
第２図に具体例を示して、ＲＯＭ内に格納されているプ
ログラムを変更する場合について説明する。同図（ａｌ
は各レジスタ１２．１３の内容を、同図（ｂ）はＲＡＭ
とＲＯＭが割り付けられた計算機のメモリマツプを示し
ており、アドレスＡからは予めＲＯＭ内にプログラムＭ
が格納されているものとする。
ログラムを変更する場合について説明する。同図（ａｌ
は各レジスタ１２．１３の内容を、同図（ｂ）はＲＡＭ
とＲＯＭが割り付けられた計算機のメモリマツプを示し
ており、アドレスＡからは予めＲＯＭ内にプログラムＭ
が格納されているものとする。
ここで、プログラムＭの番地Ｂから番地Ｃ内の内容を変
更する必要がある場合を考える。この場合、ブレークポ
イントレジスタ１２にはアドレスとしてｒＢＪを格納す
る。また、データレジスタ１３には番地りへの分岐命令
ｒＪＭＰ ＤＪを格納する。番地りからはＲＡＭが割
り付けられており、ここに９番地Ｂから番地Ｃに対応す
る修正したプログラムｍを格納し、その最後（番地Ｅ）
に番地Ｃへの分岐命令ｒＪＭＰ Ｃｌを入れておく。
更する必要がある場合を考える。この場合、ブレークポ
イントレジスタ１２にはアドレスとしてｒＢＪを格納す
る。また、データレジスタ１３には番地りへの分岐命令
ｒＪＭＰ ＤＪを格納する。番地りからはＲＡＭが割
り付けられており、ここに９番地Ｂから番地Ｃに対応す
る修正したプログラムｍを格納し、その最後（番地Ｅ）
に番地Ｃへの分岐命令ｒＪＭＰ Ｃｌを入れておく。
この状態で、番地ＡからプログラムＭの実行を開始する
と、Ａ−Ｂ−Ｄ−Ｅ→Ｃと実行され、修正されたプログ
ラムが実行される。
と、Ａ−Ｂ−Ｄ−Ｅ→Ｃと実行され、修正されたプログ
ラムが実行される。
なお、上記実施例では、ＲＯＭの外部に制御回路を置い
たが、ＲＯＭ内に制御回路を設けても良い。
たが、ＲＯＭ内に制御回路を設けても良い。
また、上記実施例では、ＲＯＭ自身には欠陥が無い事を
前提に説明したが、ＲＯＭに正しくデータが読み出せな
い領域がある場合、その領域の代用としても使用できる
。
前提に説明したが、ＲＯＭに正しくデータが読み出せな
い領域がある場合、その領域の代用としても使用できる
。
また、上記実施例では、データ、レジスタ１３に分岐命
令を格納して、ＲＡＭに格納された修正法のプログラム
に分岐させる具体例を示したが、僅かな変更であればデ
ータレジスタ１３に変更内容を格納することにより、Ｒ
ＯＭの出力データを変更することができる。
令を格納して、ＲＡＭに格納された修正法のプログラム
に分岐させる具体例を示したが、僅かな変更であればデ
ータレジスタ１３に変更内容を格納することにより、Ｒ
ＯＭの出力データを変更することができる。
以上のように、この発明によれば、データバスに接続さ
れた第１のレジスタ及び第２のレジスタと、アドレスバ
スからのアドレスをデコードして上記第１及び第２のレ
ジスタのセレクト信号を得るとともに、第１のレジスタ
のセレクト信号とコントロールバスからのライト信号と
に基づき第１のレジスタにデータバスの内容を書込み、
第２のレジスタのセレクト信号と上記ライト信号とに基
づき第２のレジスタにデータバスの内容を書込む第１の
制御手段と、上記第１のレジスタの内容とアドレスバス
の内容を比較してそれらが同一の場合に一致信号を出力
するアドレス比較器と、この一致信号とＲＯＭのセレク
ト信号及びリード信号とに基づき第２のレジスタの内容
を読出してデータバスに出力するとともにＲＯＭからの
読出しを禁止する第２の制御手段とを備えたことにより
、ＲＯＭの内容を後からソフトウェアによって変更する
ことが可能となり、計算機の保守が容易になるとともに
、ソフトウェア開発の効率が向上する効果がある。
れた第１のレジスタ及び第２のレジスタと、アドレスバ
スからのアドレスをデコードして上記第１及び第２のレ
ジスタのセレクト信号を得るとともに、第１のレジスタ
のセレクト信号とコントロールバスからのライト信号と
に基づき第１のレジスタにデータバスの内容を書込み、
第２のレジスタのセレクト信号と上記ライト信号とに基
づき第２のレジスタにデータバスの内容を書込む第１の
制御手段と、上記第１のレジスタの内容とアドレスバス
の内容を比較してそれらが同一の場合に一致信号を出力
するアドレス比較器と、この一致信号とＲＯＭのセレク
ト信号及びリード信号とに基づき第２のレジスタの内容
を読出してデータバスに出力するとともにＲＯＭからの
読出しを禁止する第２の制御手段とを備えたことにより
、ＲＯＭの内容を後からソフトウェアによって変更する
ことが可能となり、計算機の保守が容易になるとともに
、ソフトウェア開発の効率が向上する効果がある。
第１図はこの発明の一実施例を示すブロック図、説明図
、第３図は従来のＲＯＭ′＠御回路を示すブロック図で
ある。 １・・・ＣＰＵ、２・・・コントロールバス、３・・・
アドレスバス、４・・・データバス、５・・・ＲＯＭ
（読出し専用メモリ）、７・・・ＲＯＭアドレスデコー
ダ、８・・・ＲＯＭセレクト信号、１０・・・メモリリ
ード信号、１１・・・ＲＯＭ出力イネーブル信号、１２
・・・ブレークポイントレジスタ（第１のレジスタ）、
１３・・・データレジスタ（第２のレジスタ）、１６・
・・アドレスデコーダ、１７・・・ブレークポイントレ
ジスタセレクト信号、１８・・・データレジスタセレク
ト信号、１９，２２．２７．３０・・・ＡＮＤゲート、
２０・・・Ｉ１０ライト信号、２４・・・第１の制御手
段、２５・・・アドレス比較器、２６・・・一致信号、
２８・・・データレジスタ出力イネーブル信号、２９・
・・インバータ、３２・・・第２の制御手段。 なお、図中同一符号は同−又は相当部分を示す。 代理人 大 岩 増 ｍ（ばか２名）第２図
、第３図は従来のＲＯＭ′＠御回路を示すブロック図で
ある。 １・・・ＣＰＵ、２・・・コントロールバス、３・・・
アドレスバス、４・・・データバス、５・・・ＲＯＭ
（読出し専用メモリ）、７・・・ＲＯＭアドレスデコー
ダ、８・・・ＲＯＭセレクト信号、１０・・・メモリリ
ード信号、１１・・・ＲＯＭ出力イネーブル信号、１２
・・・ブレークポイントレジスタ（第１のレジスタ）、
１３・・・データレジスタ（第２のレジスタ）、１６・
・・アドレスデコーダ、１７・・・ブレークポイントレ
ジスタセレクト信号、１８・・・データレジスタセレク
ト信号、１９，２２．２７．３０・・・ＡＮＤゲート、
２０・・・Ｉ１０ライト信号、２４・・・第１の制御手
段、２５・・・アドレス比較器、２６・・・一致信号、
２８・・・データレジスタ出力イネーブル信号、２９・
・・インバータ、３２・・・第２の制御手段。 なお、図中同一符号は同−又は相当部分を示す。 代理人 大 岩 増 ｍ（ばか２名）第２図
Claims (1)
- アドレスバスからのアドレスをデコードして読出し専
用メモリのセレクト信号を得るとともに、当該セレクト
信号とコントロールバスからのリード信号とに基づき読
出し専用メモリの指定アドレスの内容を読出してデータ
バスに出力する読出し専用メモリ制御回路において、デ
ータバスに接続された第１のレジスタ及び第２のレジス
タと、アドレスバスからのアドレスをデコードして上記
第１及び第２のレジスタのセレクト信号を得るとともに
、第１のレジスタのセレクト信号とコントロールバスか
らのライト信号とに基づき第１のレジスタにデータバス
の内容を書込み、第２のレジスタのセレクト信号と上記
ライト信号とに基づき第２のレジスタにデータバスの内
容を書込む第１の制御手段と、上記第１のレジスタの内
容とアドレスバスの内容を比較してそれらが同一の場合
に一致信号を出力するアドレス比較器と、この一致信号
と上記読出し専用メモリのセレクト信号及びリード信号
とに基づき第２のレジスタの内容を読出してデータバス
に出力するとともに読出し専用メモリからの読出しを禁
止する第２の制御手段とを備えたことを特徴とする読出
し専用メモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62258750A JPH01100799A (ja) | 1987-10-14 | 1987-10-14 | 読出し専用メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62258750A JPH01100799A (ja) | 1987-10-14 | 1987-10-14 | 読出し専用メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01100799A true JPH01100799A (ja) | 1989-04-19 |
Family
ID=17324566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62258750A Pending JPH01100799A (ja) | 1987-10-14 | 1987-10-14 | 読出し専用メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01100799A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8375169B2 (en) | 2007-01-25 | 2013-02-12 | Megachips Corporation | Memory controller |
-
1987
- 1987-10-14 JP JP62258750A patent/JPH01100799A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8375169B2 (en) | 2007-01-25 | 2013-02-12 | Megachips Corporation | Memory controller |
| US8725952B2 (en) | 2007-01-25 | 2014-05-13 | Megachips Corporation | Memory controller for suppressing read disturb when data is repeatedly read out |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5018098A (en) | Data transfer controlling apparatus for direct memory access | |
| JPH0476681A (ja) | マイクロコンピュータ | |
| JPH01100799A (ja) | 読出し専用メモリ制御回路 | |
| US5126972A (en) | Arrangement and method of ascertaining memory addresses which have been accessed during program execution | |
| US7237099B2 (en) | Multiprocessor system having a plurality of control programs stored in a continuous range of addresses of a common memory and having identification registers each corresponding to a processor and containing data used in deriving a starting address of a CPU-linked interrupt handler program to be executed by the corresponding processor | |
| JP2587468B2 (ja) | ロツクデータ設定装置 | |
| JPS5928300A (ja) | 半導体装置 | |
| GB2250838A (en) | Patching a program stored in ROM | |
| JPS62251857A (ja) | メモリ制御方式 | |
| JP2547329B2 (ja) | ロツクデータ設定装置 | |
| JPH0512071A (ja) | トレース回路 | |
| JPS60193046A (ja) | 命令例外検出方式 | |
| JPH02136921A (ja) | レジスタアクセス方式 | |
| JPS63285642A (ja) | マイクロプロセッサ制御方式 | |
| JPH0128965B2 (ja) | ||
| JPS59153247A (ja) | デバツグ装置 | |
| JPH01274252A (ja) | 使用履歴記憶装置 | |
| JPH10260828A (ja) | 制御記憶を有する情報処理装置 | |
| JPH08272603A (ja) | データ処理装置 | |
| JPH0315948A (ja) | アドレスバス試験方式 | |
| JPH02187843A (ja) | データ保持型メモリ装置 | |
| JPS61233834A (ja) | マイクロプログラム処理装置 | |
| JPS63829B2 (ja) | ||
| JPS60258654A (ja) | 半導体記憶装置 | |
| JPS63317857A (ja) | メモリアクセス回路 |