JPH0512071A

JPH0512071A - トレース回路

Info

Publication number: JPH0512071A
Application number: JP3189563A
Authority: JP
Inventors: Hidekazu Tanaka; 英和田中
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-07-04
Filing date: 1991-07-04
Publication date: 1993-01-22

Abstract

(57)【要約】【目的】プログラムの実行状態をトレースするトレー
ス回路において、トレースメモリに格納される信号を、
トレースの対象となっているプログラムに関するものの
みとする。【構成】トレース要否選択回路１２は、バス４に出力
されたアドレス信号が、トレースの対象となっているプ
ログラムが占有するメモリ空間内のアドレスを示してい
るときに、トレースが必要であることを示す信号を出力
する。トレース書込タイミング発生回路１１は、その信
号を入力したときに、トレースメモリ８に対して書込信
号を与える。トレースメモリ８は、書込信号に従ってバ
ス４上の信号を取り込む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、マイクロプロセッサ
が実行した命令や入出力したデータを実行順序および入
出力順序に従って記憶するトレース回路に関するもので
ある。

【０００２】

【従来の技術】図８は例えば特開昭６２−２７９４３８
号公報に示された従来のトレース回路を示すブロック図
である。図において、１はマイクロプロセッサ（以下、
ＣＰＵという。）、２はＣＰＵ１が実行するプログラム
および取り扱うデータが格納されるメモリ、３は入出力
装置あるいは入出力装置とインタフェースするためのＩ
／Ｏポート（以下、ＩＯという。）、４はＣＰＵ１が入
出力するコントロール信号、アドレス信号、データ信号
およびステータス信号などが通過するバスであり、これ
らはトレース回路のトレース対象となるシステムを構成
するものである。

【０００３】５，６，７はそれぞれバス４とインタフェ
ースするためのバッファ、８はバス４から取り込まれた
信号が格納されるトレースメモリ、９はトレースメモリ
８のアドレスを指定するアドレスカウンタ、１０はバス
上の信号などからトレース停止条件を検出するトレース
停止条件検出回路、１１はバス４上のコントロール信号
やステータス信号からトレースメモリ８に対する書込信
号やアドレスカウンタ９へのカウントアップ信号を生成
するトレース書込タイミング生成回路である。

【０００４】次に動作について説明する。ＣＰＵ１から
トレース書込タイミング生成回路１１にトレース開始コ
マンドが出力されると、トレース書込タイミング生成回
路１１は、トレース動作を開始する。トレース動作が開
始されると、トレース書込タイミング生成回路１１は、
ＣＰＵ１がプログラムを実行しているときに、ＣＰＵ１
から出力されるステータス信号を監視する。

【０００５】そして、ＣＰＵ１のバスアクセス実行（メ
モリ２からの命令の取出しすなわち命令フェッチおよび
メモリ２やＩＯ３に対する書込みもしくは読出し）を知
ると、トレースメモリ８に書込信号を与える。すると、
トレースメモリ８は、バス４上のアドレス信号、データ
信号およびステータス信号などを取り込んで、アドレス
カウンタ９が示すアドレスにそれらを記憶する。

【０００６】また、トレース書込タイミング生成回路１
１は、トレースメモリ８に対する書込信号が無意になる
タイミングで、アドレスカウンタ９にカウントアップ信
号を与える。アドレスカウンタ９は、カウントアップ信
号に応じてアドレスを更新する。以上の動作が繰り返さ
れて、プログラムの実行順序に従って、アドレス信号な
どのトレース対象内容がトレースメモリ８に格納されて
いく。

【０００７】トレース停止条件検出回路１０は、あらか
じめ設定されているトレース停止条件とバス４上の各信
号の状態との一致を検出したら、トレース停止信号を出
力する。すると、トレース書込タイミング生成回路１１
は、動作を止める。また、通常、ＣＰＵ１のプログラム
実行も停止する。

【０００８】トレースメモリ８の内容の読出しは以下の
ように実行される。まず、ＣＰＵ１は、トレースが停止
した時点のアドレスカウンタ９の値をバッファゲート７
を介して読出して、トレースメモリ８におけるトレース
対象内容の最終格納アドレスを知る。次に、読出すべき
内容が格納されているトレースメモリ８のアドレスを、
アドレスカウンタ９に設定し、トレースメモリ８に読出
し信号を与える。そして、トレースメモリ８から出力さ
れた内容を、バッファゲート５を介して入力する。

【０００９】以上の動作が繰り返されて、所望のトレー
ス対象内容がＣＰＵ１に順次入力される。それらの内容
は、例えばＣＲＴ（図示せず）に、所定のフォーマット
で表示される。

【００１０】

【発明が解決しようとする課題】従来のトレース回路は
以上のように構成されているので、長期間にわたるトレ
ース情報が要求される場合には非常に大きなトレースメ
モリ８の容量が必要となり、また、トレース情報の解析
を行う際にその中に不必要なデータが多く含まれるため
解析するのに時間を要するという課題があった。

【００１１】例えば、オペレーティングシステムのもと
で動作するプログラムのデバッグに対してトレース回路
を使用した場合には、デバッグ対象のプログラムに関す
るトレース情報の他にオペレーティングシステムに関す
る情報もトレース対象内容としてトレースメモリ８に残
ることになる。さらに、オペレーティングシステムのも
とで複数のプログラムが動作しそのうちの１つをデバッ
グ対象とした場合には、他のプログラムに関するトレー
ス情報もトレースメモリ８に残る。

【００１２】このように、所望のプログラムのトレース
情報の他に不必要なトレース情報が入り込むので、トレ
ースメモリ８の容量によっては、所望のプログラムのト
レース情報がトレースメモリ８からはみ出してしまう。
すなわち消失してしまう。また、大量の不必要なものを
含むトレース情報から真に必要なものを抜き出す手間も
かかる。

【００１３】この発明は上記のような課題を解消するた
めになされたもので、必要なトレース対象のみに対する
トレースを可能とし、トレースメモリの有効活用がはか
れるとともにトレース内容の解析時間を短縮しうるトレ
ース回路を得ることを目的とする。

【００１４】

【課題を解決するための手段】この発明に係るトレース
回路は、バス上の信号の内容に応じてトレースを実行す
るか否か判定し、トレースを実行しないと判定した場合
には、トレース書込タイミング発生回路のタイミング発
生を禁止するトレース要否選択回路を備えたものであ
る。

【００１５】

【作用】この発明におけるトレース要否選択回路は、ト
レース対象とならないバス上の信号を、トレース書込タ
イミング生成回路を制御することにより、トレースメモ
リに格納しないようにする。

【００１６】

【実施例】

実施例１．図１はこの発明の第１の実施例によるトレー
ス回路を示すブロック図であり、図において、１２はバ
ス４上の信号のトレースメモリ８への格納の要否すなわ
ちトレースの要否を選択するトレース要否選択回路であ
る。その他のものは同一符号を付して図８に示したもの
と同一のものである。

【００１７】また、図２はトレース要否選択回路１２を
ＲＯＭ１２Ａで構成した場合を示したものである。な
お、この場合には、バス４上のアドレス信号の内容に応
じて、トレースの要否が決定される。

【００１８】ここでは、ＣＰＵ１は１Ｍバイトのメモリ
空間を有し、そのメモリ空間にプログラムＡ〜プログラ
ムＥの５種のプログラムが存在し、そのうちプログラム
Ａ，Ｃ，Ｅがトレース対象となるプログラムであるとす
る。また、ＲＯＭ１２Ａは３２Ｋ×８ビットの容量を有
し、データ８ビットのうちの１ビットがトレースの要否
を示す信号に割り当てられているとする。そして、ＲＯ
Ｍ１２Ａの１５ビットのアドレス入力のうち、アドレス
Ａ１３，Ａ１４は４つのトレース要否パターンのうちの
１つを選択するために使用され、アドレスＡ１２にはメ
モリ・ＩＯ選択信号が入力される。

【００１９】次に、ＲＯＭ１２Ａの内容の決定方法につ
いて説明する。図３は、ＣＰＵ１のメモリ空間とＲＯＭ
１２Ａのマップとの対応関係を示したものである。ＲＯ
Ｍ１２Ａのアドレス端子には、バス４からＣＰＵ１側の
アドレスＡＤＲ８〜ＡＤＲ１９が導入されているので、
ＲＯＭ１２Ａの任意の１バイトは、ＣＰＵ１のメモリ空
間内の２５６バイトに対応している。すなわち、２５６
バイト空間単位にトレース要否を設定することができ
る。

【００２０】図３に示したように、プログラムＡ〜Ｅの
それぞれの占有空間を、０００００Ｈ〜０ＦＦＦＦＨ，
１００００Ｈ〜１ＦＦＦＦＨ，２００００Ｈ〜２ＦＦＦ
ＦＨ，８００００Ｈ〜８ＦＦＦＦＨ，９００００Ｈ〜９
ＦＦＦＦＨの各６４Ｋバイト空間とする。このとき、プ
ログラムＡ〜Ｅの占有空間は、それぞれＲＯＭ１２Ａの
００００Ｈ〜００ＦＦＨ，０１００Ｈ〜０１ＦＦＨ，０
２００Ｈ〜０２ＦＦＨ，０８００Ｈ〜０８ＦＦＨ，０９
００Ｈ〜０９ＦＦＨの各２５６バイト空間に対応する。
トレース要否を示す信号が「０」のときトレース不要、
「１」のときトレース要と定義すると、プログラムＢ，
Ｄに対応したＲＯＭ１２Ａの領域０１００Ｈ〜０１ＦＦ
Ｈおよび０８００〜０８ＦＦＨのデータのビット０が
「０」その他のデータのビット０が「１」となるよう
に、ＲＯＭ１２Ａのデータが設定されればよい。

【００２１】なお、図２は、ＲＯＭ１２ＡのＡ１３，Ａ
１４を「０，０」に固定して、ＲＯＭ１２Ａからトレー
ス要否パターン＃１（ＲＯＭ１２Ａの００００Ｈ〜１Ｆ
ＦＦＨの領域で定められる。）のトレース要否を示す信
号が出力される場合を示しているが、ＲＯＭ１２ＡのＡ
１３，Ａ１４の入力を他の値とすれば、ＲＯＭ１２Ａか
らは、トレース要否パターン＃２，＃３，＃４のトレー
ス要否を示す信号が出力される。トレース要否パターン
＃２，＃３，＃４に応じたＲＯＭ１２Ａ内のデータ（２
０００Ｈ〜７ＦＦＦＨのデータ）の作成方法は、トレー
ス要否パターン＃１のそれと同様である。

【００２２】次に、以上のようにして作成されたＲＯＭ
１２Ａを用いたトレース動作について説明する。トレー
ス動作が開始されると、トレース書込タイミング生成回
路１１は、ＣＰＵ１から出力されるステータス信号を監
視する。また、トレース要否選択回路１２は、ＣＰＵ１
から出力されるアドレス信号ＡＤＲ８〜ＡＤＲ１９およ
びメモリ・ＩＯ選択信号を入力する。そして、アドレス
信号ＡＤＲ８〜ＡＤＲ１９がプログラムＡ，Ｃ，Ｅが占
有するメモリ空間内のアドレスを示しているときには、
ＲＯＭ１２Ａから出力されるトレース要否を示す信号は
「１」である。

【００２３】トレース書込タイミング生成回路１１は、
ＣＰＵ１のバスアクセスの実行を知って、そのときにト
レース要否を示す信号が「１」であれば、トレースメモ
リ８に書込信号を与える。すると、トレースメモリ８
は、バス４上のアドレス信号，データ信号およびステー
タス信号などを取り込んで、アドレスカウンタ９が示す
アドレスにそれらを記憶する。また、トレース書込タイ
ミング生成回路１１は、トレースメモリ８に対する書込
信号が無意になるタイミングで、アドレスカウンタ９に
カウントアップ信号を与える。

【００２４】トレース要否選択回路１２に入力されたア
ドレス信号ＡＤＲ８〜ＡＤＲ１９がプログラムＢ，Ｄが
占有するメモリ空間内のアドレスを示しているときに
は、ＲＯＭ１２Ａから出力されるトレース要否を示す信
号は「０」である。よって、そのときには、トレース書
込タイミング生成回路１１は、トレースメモリ８に書込
信号を与えず、また、アドレスカウンタ９にカウントア
ップ信号を出力しない。以上の動作が繰り返されて、ト
レース対象であるプログラムＡ，Ｃ，Ｅの実行順序に従
ってトレース対象内容がトレースメモリ８に格納され
る。

【００２５】なお、トレースの停止およびトレースメモ
リ８の読出しは、従来の場合と同様に行われる。

【００２６】実施例２．図４はこの発明の第２の実施例
によるトレース回路を示すブロック図である。図におい
て、１４はトレース要否パターンを切替えるためのトレ
ース要否パターン切替回路である。また、図５はトレー
ス要否パターン切替回路１４およびトレース要否選択回
路１２の構成例を示したもので、トレース要否選択回路
１２の構成は、第１の実施例における構成と同じであ
る。ただし、アドレスＡ１３，Ａ１４にはトレース要否
パターン切替回路１４の出力が接続される。また、トレ
ース要否切替回路１４はラッチ回路１４Ａで構成されて
いる。

【００２７】次に動作について説明する。トレースを開
始する前に、ＣＰＵ１は、ラッチ回路１４Ａにトレース
要否パターンを選択する２ビットの信号を出力する。そ
の信号が「０」であれば、ラッチ回路の出力は「０，
０」であり、ＲＯＭ１２Ａにおいてトレース要否パター
ン＃１が選択される。また、その信号が「１」であれば
トレース要否パターン＃２が、「２」であればトレース
要否パターン＃３が、そして、「３」であればトレース
要否パターン＃４が選択される。トレース要否パターン
がいずれかに設定された後、トレース動作を開始するこ
とができる。トレース動作については第１の実施例の場
合と同じである。

【００２８】実施例３．図６はこの発明の第３の実施例
によるトレース回路を示すブロック図である。図におい
て、１６はトレース要否選択回路１２が取扱うトレース
要否パターンを設定しもしくは変更するためのトレース
要否書込回路である。図ではトレース要否書込回路１６
およびトレース要否選択回路１２の構成例を示したもの
で、トレース要否選択回路１２は、３２Ｋ×８ビットの
容量を持つＲＡＭ１２Ｂで構成されている。

【００２９】また、トレース要否書込回路１６におい
て、１８はトレース要否パターンの書込みを行っている
か否かのトレース要否書込状態を示すＤフリップフロッ
プ、１９，２０，２１はトレース要否書込状態信号によ
って出力が制御されるバッファゲート、２２はＣＰＵ１
がＲＡＭ１７を選択したことを示す信号とトレース要否
状態のときにハイレベルとなる信号とを入力とし出力が
ＲＡＭ１２Ｂのチップ選択信号端子ＣＳ（ローアクティ
ブ）に接続される論理積ゲート、２３はＣＰＵ１が出力
する書込信号ＷＲＣＬとトレース要否書込状態のときに
ローレベルとなる信号とを入力し出力がＲＡＭ１２Ｂの
書込信号端子ＷＲ（ローアクティブ）に接続された論理
和ゲートである。

【００３０】次に動作について説明する。まず、ＣＰＵ
１は、トレース要否選択回路１２のＲＡＭ１２Ｂにトレ
ース要否パターンを設定する。そのために、トレース要
否書込イネーブルコマンドを発行する。Ｄフリップフロ
ップ１８はそのコマンドでセットされ、出力端子（Ｑ端
子）がハイレベル、反転出力端子がローレベルとなる。
よって、バッファゲート１９，２１は出力イネーブル状
態となり、バッファゲート２０は出力ディスエーブル状
態となる。すなわち、バス４からのアドレス信号ＡＤＲ
０〜ＡＤＲ１２がＲＡＭ１２Ｂのアドレス端子に接続さ
れ、バスからのデータ信号ＤＡＴＡ０がＲＡＭ１２Ｂの
データＤ０端子に接続される。

【００３１】また、ＣＰＵ１の書込信号が論理和ゲート
２３を通過しうる状態となり、ＲＡＭ１２Ｂの選択信号
が論理積ゲートを通過しうる状態となる。そして、ＲＡ
Ｍ１２Ｂの出力コントロール端子ＯＥ（ローアクティ
ブ）には、ハイレベルの信号が出力され、ＲＡＭ１２Ｂ
は出力禁止状態となる。この状態は、ＣＰＵ１がバス４
を介してＲＡＭ１２Ｂにデータを書き込める状態であ
る。よって、ＣＰＵ１は、例えば図２に示すトレース要
否パターン＃１をＲＡＭ１２Ｂに書き込む。

【００３２】ＲＡＭ１２Ｂのトレース要否パターンの設
定が終わると、ＣＰＵ１は、トレース要否書込ディスエ
ーブルコマンドを発行する。このコマンドにより、Ｄフ
リップフロップ１８は入力端子Ｄに入力されているロー
レベルをラッチし、Ｄフリップフロップ１８の出力端子
がローレベル、反転出力端子がハイレベルとなる。よっ
て、バス４からのアドレス信号ＡＤＲ８〜ＡＤＲ１９が
ＲＡＭ１２Ｂのアドレス端子に接続され、バッファゲー
ト１９，２１の出力はハイインピーダンス状態となる。

【００３３】また、ＲＡＭ１２Ｂのチップ選択信号端子
には論理積ゲート２２を介して常時ハイレベルが供給さ
れ、書込信号端子には論理和ゲート２３を介して常時ハ
イレベルが供給される。さらに、出力コントロール端子
にも常時ハイレベルが供給される。この状態は、ＲＡＭ
１２Ｂがバス４と切離されバス４を単にモニタできる状
態であり、図３に示した状態と等価な状態である。すな
わち、この状態で、第１の実施例の場合と同様にトレー
ス動作を行うことができる。

【００３４】この場合には、任意の形式のトレース要否
パターンを設定でき、プログラムのメモリマップが固定
されていないシステムやプログラム数が多くメモリマッ
プが複雑なシステムに対しても、トレース対象とするプ
ログラムの選択が確実にでき、有効なトレースを行うこ
とができる。

【００３５】

【発明の効果】以上のようにこの発明によれば、トレー
ス回路を、トレース要否選択回路によってトレースメモ
リに格納されるべき信号を選択するように構成したの
で、必要とされるトレース対象のみに対するトレースを
可能とし、トレースメモリの容量が従来のものと同じで
あってもトレース対象プログラムにおけるトレース範囲
を広げることができ、また、解析の際に必要とされない
ものがトレースメモリに入らないことから解析時間を短
縮するものが得られる効果がある。

【図面の簡単な説明】

【図１】この発明の第１の実施例によるトレース回路を
示すブロック図である。

【図２】図１に示すトレース要否選択回路の一構成例を
示す回路図である。

【図３】ＣＰＵのメモリマップとトレース要否選択回路
におけるメモリマップとの対応を示す説明図である。

【図４】この発明の第２の実施例によるトレース回路を
示すブロック図である。

【図５】図４に示すトレース要否選択回路およびトレー
ス要否パターン切替回路の一構成例を示す回路図であ
る。

【図６】この発明の第３の実施例によるトレース回路を
示すブロック図である。

【図７】図６に示すトレース要否選択回路およびトレー
ス要否書込回路の一構成例を示す回路図である。

【図８】従来のトレース回路を示すブロック図である。

【符号の説明】

８トレースメモリ１１トレース書込タイミング生成回路１２トレース要否選択回路

Claims

【特許請求の範囲】【請求項１】マイクロプロセッサがバスに出力した信
号およびバスから入力する信号をモニタするタイミング
を発生するトレース書込タイミング生成回路と、前記タ
イミングに従って前記バス上の信号を取り込んでその信
号を記憶するトレースメモリとを備えたトレース回路に
おいて、前記バス上の信号の内容に応じてトレースを実
行するか否か判定し、トレースを実行しないと判定した
場合に前記トレース書込タイミング発生回路のタイミン
グ発生を禁止するトレース要否選択回路を備えたことを
特徴とするトレース回路。