JPH0412855B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 指定された範囲の命令フエツチアドレスをトレ
ースすると共に、その命令フエツチアドレスによ
る命令内にオペランドアドレスがある場合に、そ
のオペランドアドレスを含めてトレースし、且つ
フラグビツトによりオペランドアドレスの有無を
表示し、ソフトウエアデバツグを容易にするもの
である。

〔産業上の利用分野〕

本発明は、メインメモリへのアクセスアドレス
をトレースするメモリアドレストレース方式に関
するものである。

トレース機能を用いてメモリアドレスの所定範
囲をトレースし、ストツプした時点で、その時の
メモリアドレスから過去に遡つて各命令の履歴を
調べることにより、デバツグを容易にするメモリ
アドレストレース方式が知られている。

〔従来の技術〕

トレース機能は、デバツグの為に有効な機能で
あり、例えば、命令実行毎に、命令フエツチアド
レス、命令コード、レジスタ類の内容、メモリの
内容等を、スタツクメモリに書込み、プログラム
がストツプした時点で、その時のアクセスアドレ
スの命令の実行から過去に遡り、スタツクメモリ
の内容を読出してCRT（陰極線管）表示装置に表
示するか、プリンタにより印字出力し、各命令の
実行による履歴を追跡するものである。このよう
なトレース機能を用いたメモリアドレストレース
方式は、指定した範囲内の命令フエツチアドレス
をスタツクメモリに格納してトレースするもので
あり、その命令フエツチアドレスと共にオペラン
ドアドレスをトレースする為に、命令内でオペラ
ンドアドレスが無い場合に、一定のビツトパター
ンを書込むことが採用されている。

〔発明が解決しようとする問題点〕

前述の従来例に於いては、命令内でオペランド
アドレスが無い場合に、一定のビツトパターンを
書込むものであるが、どのようなパターンを採用
しても、オペランドアドレスの有無を確実に判断
することは困難であるから、デバツグ時に、命令
の種類を調べなければならないことになり、デバ
ツグに要する時間が長くなる欠点があつた。

本発明は、オペランドアドレスの有無の識別を
容易にし、それによつてデバツグが容易となるよ
うにすることを目的とするものである。

〔問題点を解決するための手段〕

本発明のメモリアドレストレース方式は、オペ
ランドアドレスの有無をフラグビツトで表示する
ものであり、第１図を参照して説明する。

メインメモリ１のメモリアドレスバスにスタツ
クメモリが接続され、スタツクメモリは、命令フ
エツチアドレス用スタツクメモリ２とオペランド
アドレス用スタツクメモリ３とから構成され、オ
ペランドアドレス用スタツクメモリ３にフラグビ
ツト３ａを設け、命令フエツチアドレスによる命
令内にオペランドアドレスがある場合は、フラグ
ビツト３ａをセツトして、その命令フエツチアド
レスを命令フエツチアドレス用スタツクメモリ２
に格納すると共に、その命令フエツチアドレスを
格納したスタツクメモリアドレスに対応したオペ
ランドアドレス用スタツクメモリ３のアドレスに
オペランドアドレスを格納するものである。

〔作用〕

オペランドアドレスの有無をフラグビツト３ａ
により表示することができるから、命令内でオペ
ランドアドレスがあつたか否かを確実に且つ容易
に識別することが可能となり、デバツグが容易と
なる。

〔実施例〕

以下図面を参照して本発明の実施例について詳
細に説明する。

第２図は本発明の実施例の概略ブロツク図であ
り、１１，１２は中央処理装置（CC₀、CC₁）、１
３，１４はメインメモリ（MM₀、MM₁）、１５，
１６はスタツクメモリ、１７〜２０はメモリアド
レスバス、２１，２２はメモリアドレスレジスタ
（MAR）、２３，２５は命令フエツチアドレス用
スタツクメモリ（STKA）、２４，２６はオペラ
ンドアドレス用スタツクメモリ（STKB）であ
る。このオペランドアドレス用スタツクメモリ２
４，２６に図示を省略したフラグビツトが設けら
れている。

中央処理装置１１，１２とメインメモリ１３，
１４とにより二重化構造とした場合を示し、現用
系を中央処理装置１１とメインメモリ１３との０
係で構成した場合、メモリアドレスレジスタ２１
にセツトされたメモリアドレスによりメインメモ
リ１３，１４のアクセスが行われ、データ書込み
の場合は、同一アドレスに同一のデータが書込ま
れ、又データ読出しの場合は、現用系のメインメ
モリ１３から読出される。そして、現用、予備の
構成に拘わらず、０係のメインメモリ１３が０係
の中央処理装置１１からアクセスされた時に、ス
タツクメモリ１５によりトレースされ、１係のメ
インメモリ１４が１系の中央処理装置１２からア
クセスされた時に、スタツクメモリ１６によりト
レースされる。

そして、命令フエツチアドレスが指定された範
囲内のアドレスであると、命令フエツチアドレス
用スタツクメモリ２３，２５に書込まれ、その命
令フエツチアドレスによる命令内にオペランドア
ドレスがあると、オペランドアドレス用スタツク
メモリ２４，２６のフラグビツトをセツトし、オ
ペランドアドレスを書込むものである。

第３図は本発明の実施例のスタツクメモリのブ
ロツク図であり、３１は命令フエツチアドレス用
スタツクメモリ（STKA）、３２はオペランドア
ドレス用スタツクメモリ（STKB）、３３はスタ
ツクポインタ（SPNT）、３４は制御部、３５〜
４３はアンド回路、４４〜４８は信号保持用のフ
リツプフロツプ、４９，５０は第１のクロツク信
号（図示せず）で動作するＤフリツプフロツプ
（）、５１〜５３は第１のクロツク信号と位相の
異なる第２のクロツク信号（図示せず）で動作す
るＤフリツプフロツプ（）である。

又D₀₀〜D₂₃はデータバスのデータ、PRQはオ
ペランド要求信号、IRQは命令フエツチ要求信
号、A₀₀〜A₂₃はアドレスバスのアドレス信号、
ADMTはトラツプ指示信号、IRSSは命令終了指
示信号、IRSは次命令開始指示信号、Ｒ／Ｗはリ
ード・ライト信号、FFGSはフリツプフロツプグ
ループの指定信号、WEはライトイネーブル信
号、RDSGはリードデータセレクトゲート信号、
WDSGはライトデータセレクトゲート信号、
SPNTGはスタツクポインタゲート信号、
SPNTIはスタツクポインタのインクリメント信
号である。

制御部３４は、Ｄフリツプフロツプ５２を介し
たアドレス信号A₀₀と、前述の各信号ADMT、
IRSS、IRS、Ｒ／Ｗ、FFGS等が加えられ、各部
に加える前述の各信号WE、RDSG、WDSG、
SPNTG、SPNTIを出力するものである。

スタツクメモリ３１，３２はフリツプフロツプ
グループ（FFG）として使用することができる
ものであり、指定信号FFGSによりスタツクメモ
リ３１，３２として使用するか、通常のフリツプ
フロツプグループとして使用するかの指定が行わ
れる。スタツクメモリ３１，３２として使用する
場合は、スタツクポインタ３３からのアドレス信
号がアドレス端子A_0-12にそれぞれ加えられ、デ
ータ端子Ｉ／O_0-23に加えられたデータが、ライ
トネーブル信号WEによつて書込まれ、或いはデ
ータ端子Ｉ／O_0-23から読出される。

このスタツクポインタ３３は、第２のクロツク
信号（図示せず）により動作するＤフリツプフロ
ツプ５３の出力信号に従つてデータバスを介して
加えられた初期設定データを設定し、制御部３４
からのインクリメント信号SPNTIによつて順次
歩進され、スタツクメモリ３１，３２のアドレス
端子A_0-12にそれぞれアドレス信号を加えるもの
である。

又アンド回路３５〜３７等によりリードデータ
セレクトゲートが構成され、制御部３４からのリ
ードデータセレクトゲート信号RDSGにより制御
され、スタツクメモリ３１，３２から読出された
データがデータバスに送出される。又アンド回路
３８，３９，４０，４１等によりライトデータセ
レクトゲートが構成され、制御部３４からのライ
トデータセレクトゲート信号WDSGにより制御
され、スタツクメモリ３１，３２にライトデータ
が加えられる。

アドレスバスのアドレス信号A₀₀〜A₂₃が命令
フエツチアドレス信号で、命令フエツチ要求信号
IRQがＤフリツプフロツプ４９にセツトされる
と、アンド回路４３を介してその命令フエツチア
ドレス信号が出力され、フリツプフロツプ４６〜
４８、ライトデータセレクトゲートを構成するア
ンド回路４１等を介してスタツクメモリ３１のデ
ータ端子Ｉ／O_0-23に加えられ、スタツクポイン
タ３３からアドレス端子A_0-12に加えられるアド
レス信号に従つて、スタツクメモリ３１に命令フ
エツチアドレス信号が書込まれる。

この命令フエツチアドレスによる命令にオペラ
ンドメモリアクセスを含まない場合は、オペラン
ド要求信号PRQは“０”となるから、アンド回
路４２は閉じられたままとなり、ライトデータセ
レクトゲートを構成するアンド回路３９、オア回
路を介して出力されるオール“０”の信号は、オ
ール“１”の信号となつて、スタツクメモリ３２
のデータ端子Ｉ／O_0-23に加えられる。その時に
スタツクメモリ３２のアドレス端子A_0-12に加え
られるアドレス信号は、スタツクメモリ３１のア
ドレス端子A_0-12に加えられるアドレス信号と同
一であるから、命令フエツチアドレス信号が書込
まれたスタツクメモリ３１と同一のスタツクメモ
リ３２のアドレスにオール“１”が書込まれる。
即ち、フラグビツトを含めてオール“１”が書込
まれることになる。

又オペランドメモリアクセスを含む場合は、オ
ペランド要求信号PRQが“１”となり、Ｄフリ
ツプフツプ５１の出力によつてアンド回路４２に
開かれるから、アドレスバスを介したオペランド
アドレス信号がアンド回路４２から出力され、フ
リツプフロツプ４５，アンド回路３９等を介して
スタツクメモリ３２に加えられる。この時オペラ
ンド要求信号PRQがＤフリツプフロツプ５０、
フリツプフロツプ４４を介してフラグビツトとな
り、インバータにより反転されることにより、ス
タツクメモリ３２には、“０”のフラグビツトと
して書込まれる。

第４図はアドレス収集の説明図であり、スタツ
クメモリSTKAにはアドレスバツフアＩ−BFを
介して命令フエツチアドレス信号がライトデータ
として加えられ、スタツクメモリSTKBにはア
ドレスバツフアＰ−BFを介してオペランドアド
レス信号がライトデータとして加えられる。例え
ば、EX命令はオペランドアドレスが発生しない
ので、そのEX命令アドレスがスタツクメモリ
STKAに書込まれるが、スタツクメモリSTKB
にはフラグビツトを含めてオール“１”が書込ま
れる。

又EXN命令のアドレスではオペランドアドレ
スが発生しないが、そのEXN命令先の命令アド
レス及びオペランドアドレスについては、スタツ
クメモリSTKAにEXN命令アドレスが書込まれ
ると共に、スタツクメモリSTKBにフラグビツ
トを含めてオール“１”が書込まれ、EXN命令
先命令アドレスがスタツクメモリのSTKAに書
込まれると共にEXN命令先命令のオペランドア
ドレスがスタツクメモリSTKBに書込まれ、フ
ラグビツトは“０”となる。又EXNK命令につ
いては、EXNK命令アドレスがスタツクメモリ
STKAに書込まれ、又オペランドアドレスa₂が
スタツクメモリSTKBに書込まれる。その
EXNK命令先命令アドレス及びEXNK命令先命
令のオペランドアドレスはそれぞれスタツクメモ
リSTKA、STKBに書込まれる。

このようなスタツクメモリSTKA、STKBの
アドレスが、それぞれ0000〜1FFFの場合、フリ
ツプフロツプグループFFGとして使用する場合
は、第５図に示すように、連続したアドレスが割
りつけられ、0000〜3FFFのアドレスにより内部
データの書込みが行われることになる。

第６図はサンプルコントロールレジスタ
（SCR）の説明図であり、IFは命令フエツチ、PF
はオペランドフエツチ、PSはオペランドストア
を示す。このレジスタによつて動作の開始や停止
が指示され、アドレス範囲の開始アドレスは、サ
ンプルマツチスタートアドレスレジスタ
（SMSR）によつて指定され、又アドレス範囲の
終了アドレスは、サンプルマツチエンドアドレス
レジスタ（SMER）によつて指定される。

第７Ａ図及び第７Ｂ図は動作フローチヤートを
示し、命令の先取り制御の場合についてのもので
ある。メモリアドレストレースのスタートで、先
ずFFG初期設定を行う。即ち、フリツプフロ
ツプグループFFGをスタツクメモリSTKA、
STKB構成となるように初期設定し、サンプル
マツチスタートアドレスレジスタSMSRによりア
ドレス範囲の開始アドレスを指定し、サンプルマ
ツチエンドアドレスレジスタSMERによりアド
レス範囲の終了アドレスを指定し、且つスタツク
ポインタSPNTによりスタツクメモリSTKA、
STKBの先頭アドレスを指定する。

次にSCR設定を行う。即ち、サンプルコン
トロールレジスタSCR（第６図参照）の内容の設
定を行う。このレジスタSCRの2³¹，2²⁹，2²⁴ビツ
トが“１”、“０”、“１”か否かを判別する。即
ち、トラツプ開始（“１”）、トラツプ選択（“０”）
且つ命令フエツチトラツプ指示（“１”）（第６図
参照）であるか否かを判別する。この条件でない
場合は、メモリアドレストレース動作の停止であ
るから、終了となる。

又この条件の場合は、MMアクセス、即ち、メ
モリアクセスであるか否か、メモリアクセスが命
令フエツチIFであるか、或いはオペランドフエ
ツチPF又はオペランドストアPSであるかを判別
する。メモリアクセスでなければステツプに
移行する。又オペランドフエツチPF又はオペラ
ンドストアPSの場合は、メモリアドレスバツフ
アMABの内容をオペランドアドレスバツフアＰ
−BFにセツトし〔（MAB）→Ｐ−BF〕、そのオ
ペランドアドレスバツフアＰ−BFの2²³ビツトを
“０”とし、MMアクセスの識別ステツプに
移行する。即ち、フラグビツトを“０”として、
オペランドアドレスがあることを表示する。

又命令フエツチIFの場合は、命令フエツチ要
求IRQがジヤンプ命令フエツチJIFであるか通常
の命令フエツチIFであるか判別する。通常の
命令フエツチIFの場合は次のステツプに移行
し、ジヤンプ命令フエツチJIFの場合は、次命令
トラツプ指示フラグADMTF１を“０”とし、
次のステツプに移行する。即ち、次命令トラツ
プ指示フラグADMTF１が“１”でトラツプ指
示を示していても、ジヤンプ命令によつて他の命
令に移行することになるから、“０”としてトラ
ツプ指示を解除するものである。このステツプ
では、メモリアドレスバツフアMABの内容を
次々命令アドレスバツフアＩ−BF１にセツトす
る〔（MAB）→Ｉ−BF１〕。

次にトラツプ指示信号ADMTがトラツプ範囲
内であるか否かを判別し、トラツプ指示でなけ
ればステツプに移行し、トラツプ指示であれば
次々命令アドレスバツフアＩ−BF１の内容を次
命令アドレスバツフアＩ−BF２にセツトし〔（Ｉ
−BF１）→Ｉ−BF２〕、次命令トラツプ指示フ
ラグADMTF１を“１”とする。

そして、命令終了指示信号IRSSであるか否か
判別し、命令終了指示でない場合は、ステツプ
に移行し、命令終了指示であれば、第７Ｂ図の
ステツプに移行する。このステツプは、現命
令トラツプ指示フラグADMTF２が“１”であ
るか“０”であるかを判別するもので、“０”で
あればステツプに移行し、“１”であれば、現
命令アドレスバツフアＩ−BF３の内容をスタツ
クメモリSTKAに、又オペランドアドレスバツ
フアＰ−BFの内容をスタツクメモリSTKBにそ
れぞれ書込む〔（Ｉ−BF３）→STKA、（Ｐ−
BE）→STKB〕。即ち、スタツクポインタ
SPNTによつて書込アドレスが指示されて、命令
フエツチアドレス信号がスタツクメモリSTKA
に書込まれ、オペランドアドレスがスタツクメモ
リSTKBに書込まれる。その時、オペランドア
ドレス有りを示す“０”のフラグビツトも書込ま
れることになる。

スタツクメモリSTKA、STKBへの書込み終
了によりスタツクポインタSPNTの内容を＋１す
る〔（SPNT）＋１→SPNT〕。次に次命令トラ
ツプ指示フラグADMTF１が“１”か“０”か
を判別し、“１”であれば次命令開始指示信号
IRSか否かの判別のステツプに移行し、“０”
であれば現命令トラツプ指示フラグADMTF２
を“０”とし、ステツプに移行する。

ステツプに於いて次命令開始指示信号IRSを
識別した時は、次命令アドレスバツフアＩ−BF
２の内容を現命令アドレスバツフアＩ−BF３に
セツトし、オール“１”をオペランドアドレスバ
ツフアＰ−BFにセツトする〔（Ｉ−BF２）→Ｉ
−BF３、all“１”→Ｐ−BF〕。又次命令開始
指示信号でない場合は、現命令トラツプ指示フラ
グADMTF２を“０”とし、ステツプに移
行する。

次に、次命令トラツプ指示フラグADMTF１
が“１”であるか“０”であるかを判別する。
“０”であれば、第７Ａ図に於けるステツプに
移行する。又“１”であれば、現命令トラツプ指
示フラグADMTF２を“１”とする。そして、
トラツプ指示信号ADMTであるか否か判別し、
トラツプ指示でない場合は、次命令トラツプ指示
フラグADMTF１を“０”とし〓〓、ステツプ
に移行する。又トラツプ指示の場合は、ステツプ
に移行する。

オペランドアドレス用スタツクメモリSTKB
のフラグビツトは、“０”をオペランドアドレス
有りとした場合を示しているが、“１”とするこ
とも勿論可能である。又前述の実施例にのみ限定
されるものではなく、種々付加変更することがで
きるものである。

〔発明の効果〕

以上説明したように、本発明は、命令フエツチ
アドレスによる命令内にオペランドアドレスがあ
る場合に、フラグビツト３ａをセツトして、その
命令フエツチアドレスをスタツクメモリ
（STKA）２に格納し、オペランドアドレスをス
タツクメモリ（STKB）３に格納するものであ
り、オペランドアドレスの有無を容易に識別する
ことができるから、デバツグ時に命令の種別を調
べる必要がなくなる。従つて、ソフトウエアデバ
ツグが容易となる利点がある。

【図面の簡単な説明】

第１図は本発明の原理ブロツク図、第２図は本
発明の実施例の概略ブロツク図、第３図は本発明
の実施例のスタツクメモリのブロツク図、第４図
はアドレス収集の説明図、第５図はフリツプフロ
ツプグループの説明図、第６図はサンプルコント
ロールレジスタの説明図、第７Ａ図及び第７Ｂ図
は動作フローチヤートである。 １はメインメモリ、２は命令フエツチアドレス
用スタツクメモリ、３はオペランドアドレス用ス
タツクメモリ、３ａはフラグビツト、１１，１２
は中央処理装置（CC₀、CC₁）、１３，１４はメイ
ンメモリ（MM₀、MM₁）、２３，２５，３１は
命令フエツチアドレス用スタツクメモリ
（STKA）、２４，２６，３２はオペランドアド
レス用スタツクメモリ（STKB）、３３はスタツ
クポインタ（SPNT）、３４は制御部である。

Claims (1)

1. 【特許請求の範囲】 １ メインメモリ１へのアクセスアドレスをトレ
   ースする方式に於いて、 命令フエツチアドレス用スタツクメモリ２と、
   オペランドアドレス用スタツクメモリ３とを備
   え、該オペランドアドレス用スタツクメモリ３に
   オペランドアドレスの有無を示すフラグビツト３
   ａを設け、 前記命令フエツチアドレスによる命令内にオペ
   ランドアドレスがある場合に、前記フラグビツト
   ３をセツトして、該命令フエツチアドレスを前記
   命令フエツチアドレス用スタツクメモリ２に格納
   すると共に、前記オペランドアドレスを前記オペ
   ランドアドレス用スタツクメモリ３に格納するこ
   とを特徴とするメモリアドレストレース方式。