JPS62130436A - トレ−ス制御装置 - Google Patents
トレ−ス制御装置Info
- Publication number
- JPS62130436A JPS62130436A JP60271998A JP27199885A JPS62130436A JP S62130436 A JPS62130436 A JP S62130436A JP 60271998 A JP60271998 A JP 60271998A JP 27199885 A JP27199885 A JP 27199885A JP S62130436 A JPS62130436 A JP S62130436A
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- JP
- Japan
- Prior art keywords
- microprogram
- counter
- trace
- address
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマイクロプログラムアドレスのトレース制御に
関し、特に機械語命令の先頭マイクロプログラムアドレ
スとマイクロプログラム分肢成功時のトレースとに関す
る。
関し、特に機械語命令の先頭マイクロプログラムアドレ
スとマイクロプログラム分肢成功時のトレースとに関す
る。
（従来の技術）
従来、この檻のトレース制御装置では、１マシンサイク
ルでマイクロプログラム、が実行されるごとに、該当記
憶回路（以後、トレースメモリと称する。）へマイクロ
プログラムアドレスを書込んでいた。
ルでマイクロプログラム、が実行されるごとに、該当記
憶回路（以後、トレースメモリと称する。）へマイクロ
プログラムアドレスを書込んでいた。
（発明が解決しようとする問題点）
上述した従来のトレース制御装置では、マイクロプログ
ラムがループ待ちのときには、同じ繰返しマイクロプロ
グラムアドレスがトレースメモリに書込まれている。
ラムがループ待ちのときには、同じ繰返しマイクロプロ
グラムアドレスがトレースメモリに書込まれている。
ところが、このような条件待ちによる繰返しは多くの場
合、マイクロプログラムアドレスのトレース解析に不必
要であυ、その条件待ちにどこのマイクロプログラムア
ドレスから飛込んだのかがトレースメモリに残っていな
いという欠点がある。
合、マイクロプログラムアドレスのトレース解析に不必
要であυ、その条件待ちにどこのマイクロプログラムア
ドレスから飛込んだのかがトレースメモリに残っていな
いという欠点がある。
また、装置に実装可能なトレースメモリのワード数に限
界があるため、その限界を超えてマイクロプログラムア
ドレスをトレースすることができないという欠点もある
。
界があるため、その限界を超えてマイクロプログラムア
ドレスをトレースすることができないという欠点もある
。
本発明の目的は、マシンサイクルをカウントし、カウン
トのオーバーフロー状態を表示することができるように
しておき、機械語命令の先頭マイクロプログラムアドレ
スを検出したとき、またはマイクロプログラム分岐条件
が成立したとき、マイクロプログラムアドレスと、マシ
ンサイクルのカウント値と、上記オーバーフロー状態と
を同時にトレースメモリへ書込むことによって上記欠点
を除去し、トレースを必要最小限にとどめて多量の有効
トレースデータを有効に格納することができるように構
成したトレース制御装置を提供することにある。
トのオーバーフロー状態を表示することができるように
しておき、機械語命令の先頭マイクロプログラムアドレ
スを検出したとき、またはマイクロプログラム分岐条件
が成立したとき、マイクロプログラムアドレスと、マシ
ンサイクルのカウント値と、上記オーバーフロー状態と
を同時にトレースメモリへ書込むことによって上記欠点
を除去し、トレースを必要最小限にとどめて多量の有効
トレースデータを有効に格納することができるように構
成したトレース制御装置を提供することにある。
（問題点を解決するための手段）
本発明によるトレース制御装置は、カウンタと、表示レ
ジスタと、トレースメモリと、書込み手段と、リセット
制御回路とを具備して構成したものである。
ジスタと、トレースメモリと、書込み手段と、リセット
制御回路とを具備して構成したものである。
カラ／りは、マイクロプログラム制御方式による情報処
理装置のマシンサイクルをカウントするためのものであ
る。
理装置のマシンサイクルをカウントするためのものであ
る。
表示レジスタは、カウンタのオーバーフローを表示する
ためのものである。
ためのものである。
トレースメモリは、マイクロプログラムアドレス、カウ
ンタの値、ならびに表示レジスタの値を格納するための
ものである。
ンタの値、ならびに表示レジスタの値を格納するための
ものである。
書込み手段は、機械語命令の実行時に機械語命令の先頭
のマイクロプログラムアドレスを検出したとき、または
マイクロプログラム分岐条件の成立時にトレースメモリ
にマイクロプログラムアドレス、カウンタの値、ならび
に表示レジスタの値を書込むためのものである。
のマイクロプログラムアドレスを検出したとき、または
マイクロプログラム分岐条件の成立時にトレースメモリ
にマイクロプログラムアドレス、カウンタの値、ならび
に表示レジスタの値を書込むためのものである。
リセット制御回路は、書込みの終了時にカウンタ、なら
びに表示レジスタをリセットするためのものである。
びに表示レジスタをリセットするためのものである。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は、本発明によるトレース制御装置の＝実施例を
示すブロック図である。第１図において、本実施例はマ
イクロプログラムメモリ（一般に制御メモリと呼ばれ、
ＣＭと略す）ｌと、マイクロプログラムコマンドレジス
タ（一般に制御メモリレジスタと呼ばれ、ＣＭＲと略す
）２と、マイクロプログラムアドレスレジスタ（一般に
制御メモリアドレスレジスタと呼ばれ、ＣＭＡＲと略す
）３と、分岐条件判定回路４と、アドレス生成制御回路
（ＡＧＣと略す）５と、マシンサイクルをカウントする
だめのカウンタ（ＣＮＴと略す）６と、カウンタ６のオ
ーバーフローを表示するための表示レジスタ（ＯＶＦと
略す）７と、マイクロプログラムアドレスのトレースメ
モリ（ＴＲＭと略す）８と、トレースメモリアドレスレ
ジスタ（ＴＲＡＲと略す）９と、リセット制御回路（Ｒ
ＣＴと略す）１０と、論理和ゲート１１と、論理積ゲー
ト１２．１４と、カウントアツプ回路１３ 、ｉｓとを
具備して構成される。
示すブロック図である。第１図において、本実施例はマ
イクロプログラムメモリ（一般に制御メモリと呼ばれ、
ＣＭと略す）ｌと、マイクロプログラムコマンドレジス
タ（一般に制御メモリレジスタと呼ばれ、ＣＭＲと略す
）２と、マイクロプログラムアドレスレジスタ（一般に
制御メモリアドレスレジスタと呼ばれ、ＣＭＡＲと略す
）３と、分岐条件判定回路４と、アドレス生成制御回路
（ＡＧＣと略す）５と、マシンサイクルをカウントする
だめのカウンタ（ＣＮＴと略す）６と、カウンタ６のオ
ーバーフローを表示するための表示レジスタ（ＯＶＦと
略す）７と、マイクロプログラムアドレスのトレースメ
モリ（ＴＲＭと略す）８と、トレースメモリアドレスレ
ジスタ（ＴＲＡＲと略す）９と、リセット制御回路（Ｒ
ＣＴと略す）１０と、論理和ゲート１１と、論理積ゲー
ト１２．１４と、カウントアツプ回路１３ 、ｉｓとを
具備して構成される。
第１図において、マイクロプログラムはマイクロプログ
ラムアドレスレジスタ３に接続されたアドレス信号線１
００によってマイクロプログラムメモＩＪ ｌから読出
され、出力信号線１０１を通ってマイクロプログラムコ
マンドレジスタ２にセットされる。マイクロプログラム
コマンドレジスタ２のマイクロプログラムの次の分岐先
を決定する信号線１０２のフィールドと、信号線１０３
上の複数の分岐条件判定信号とは分岐条件判定回路４に
入力され、マイクロプログラムの分岐の成功、あるいは
不成功を表わす信号線１０４上の判定信号によって判定
される。分岐条件が成立した場合には、分岐条件判定回
路４の出力信号は信号線１０４上で論理値が１となυ、
分岐条件が成立しなかった場合には論理値が％ＱＩとな
る。また、信号線１０２はアドレス生成制御回路５の入
力となシ、マイクロプログラムの条件分岐のときに限っ
て分岐条件判定回路４から信号線１０４上に送出される
判定信号をみて分岐先アドレスを生成１゜ている。分岐
先アドレスはアドレヌ信号線１０５全弁してマイクロプ
ログラムアドレスレジスタ３にセットされる。
ラムアドレスレジスタ３に接続されたアドレス信号線１
００によってマイクロプログラムメモＩＪ ｌから読出
され、出力信号線１０１を通ってマイクロプログラムコ
マンドレジスタ２にセットされる。マイクロプログラム
コマンドレジスタ２のマイクロプログラムの次の分岐先
を決定する信号線１０２のフィールドと、信号線１０３
上の複数の分岐条件判定信号とは分岐条件判定回路４に
入力され、マイクロプログラムの分岐の成功、あるいは
不成功を表わす信号線１０４上の判定信号によって判定
される。分岐条件が成立した場合には、分岐条件判定回
路４の出力信号は信号線１０４上で論理値が１となυ、
分岐条件が成立しなかった場合には論理値が％ＱＩとな
る。また、信号線１０２はアドレス生成制御回路５の入
力となシ、マイクロプログラムの条件分岐のときに限っ
て分岐条件判定回路４から信号線１０４上に送出される
判定信号をみて分岐先アドレスを生成１゜ている。分岐
先アドレスはアドレヌ信号線１０５全弁してマイクロプ
ログラムアドレスレジスタ３にセットされる。
一方、トレーサでは分岐条件が成立すると、分岐条件判
定回’ａｈ ４から信号線１０４上に送出された判定信
号の論理値が％１１となり、論理和ゲート１１を通って
信号線１０６上に制御信号が生成され、信号線１０７上
のタイミングパルスとともに論理積ゲート１２を通って
トレースメモリ６に送出される。そこで、信号線１０８
上にライトパルスが発生してマイクロプログラムの分岐
先アドレスがアドレス信号線１００を通ってトレースメ
モリ６に書込まれる。同時に、表示レジスタ７の値とカ
ウンタ６の値とがトレースメモリ６にそれぞれ信号線１
０９．１１０を通って書込まれる。
定回’ａｈ ４から信号線１０４上に送出された判定信
号の論理値が％１１となり、論理和ゲート１１を通って
信号線１０６上に制御信号が生成され、信号線１０７上
のタイミングパルスとともに論理積ゲート１２を通って
トレースメモリ６に送出される。そこで、信号線１０８
上にライトパルスが発生してマイクロプログラムの分岐
先アドレスがアドレス信号線１００を通ってトレースメ
モリ６に書込まれる。同時に、表示レジスタ７の値とカ
ウンタ６の値とがトレースメモリ６にそれぞれ信号線１
０９．１１０を通って書込まれる。
書込み終了後、トレースアドレスは次のトレースアドレ
スを指すために、トレースメモリアドレスレジスタ９か
ら信号線Ｉｌｌ上に送出された出力信号はカウントアツ
プ回路１３によりカウントアツプされる。カウントアツ
プ回路１３の出力は信号線１１２’ｅ介してトレースメ
モリアドレスレジスタ９に送出される。このとき、信号
線１１３上のタイミングパルスと、信号線１０６上の“
制御信号との論理積が論理積ゲート１４によって得られ
る。そこで、信号線１１４上に送出されているトレース
メモリアドレスレジスタ９のセット信号によシトレース
メモリアドレスレジスタ９の内容は更新される。このと
き、信号線１０６上の制御信号はリセット制御回路１０
を通って信号線１１６上に送出され、トレースメモリア
ドレスレジスタ６と表示レジスタ７とのリセット信号と
なる。したがって、上記制御信号は信号線１１６’ｉ−
通υ、トレースメモリアドレスレジスタ６と表示レジス
タ７とをリセットする。
スを指すために、トレースメモリアドレスレジスタ９か
ら信号線Ｉｌｌ上に送出された出力信号はカウントアツ
プ回路１３によりカウントアツプされる。カウントアツ
プ回路１３の出力は信号線１１２’ｅ介してトレースメ
モリアドレスレジスタ９に送出される。このとき、信号
線１１３上のタイミングパルスと、信号線１０６上の“
制御信号との論理積が論理積ゲート１４によって得られ
る。そこで、信号線１１４上に送出されているトレース
メモリアドレスレジスタ９のセット信号によシトレース
メモリアドレスレジスタ９の内容は更新される。このと
き、信号線１０６上の制御信号はリセット制御回路１０
を通って信号線１１６上に送出され、トレースメモリア
ドレスレジスタ６と表示レジスタ７とのリセット信号と
なる。したがって、上記制御信号は信号線１１６’ｉ−
通υ、トレースメモリアドレスレジスタ６と表示レジス
タ７とをリセットする。
カウンタ６から信号線１１８上に送出された出力信号は
カウントアツプ回路１５によりカウントアツプされ、信
号線１１９を通ってカウンタ６に送出され、１マシンサ
イクルごとにカウンタ６の内容は更新される。また、カ
ウンタ６にオーバーフローが発生すると、オーバーフロ
ー信号線１２０を通って上記状態は表示レジスメアにセ
ットされる。
カウントアツプ回路１５によりカウントアツプされ、信
号線１１９を通ってカウンタ６に送出され、１マシンサ
イクルごとにカウンタ６の内容は更新される。また、カ
ウンタ６にオーバーフローが発生すると、オーバーフロ
ー信号線１２０を通って上記状態は表示レジスメアにセ
ットされる。
同様に、アドレス生成制御回路５から信号線１２１に送
出された出力信号は、機械語命令の先頭マイクロプログ
ラムアドレスを検出したことを示す信号である。信号線
１２１上の出力信号の論理値が％１１となると、論理和
ゲート１１によって上述したような動作が行われる。
出された出力信号は、機械語命令の先頭マイクロプログ
ラムアドレスを検出したことを示す信号である。信号線
１２１上の出力信号の論理値が％１１となると、論理和
ゲート１１によって上述したような動作が行われる。
（発明の効果）
以上説明したように本発明は、機械語命令の先頭マイク
ロプログラムアドレスを検出したとき、アルいはマイク
ロプログラム分岐条件が成立したとき、マイクロプログ
ラムアドレスと前回トレースメモリに書込まれたアドレ
スのカウント値と、カウント値がオーバーフローしたこ
とを示すフラグとをトレースメモリに書込むことにより
、トレース傾城を拡大することができるとともに、トレ
ースされたマイクロプログラムアドレス間のマシンサイ
クルを知ることができるという効果がある。
ロプログラムアドレスを検出したとき、アルいはマイク
ロプログラム分岐条件が成立したとき、マイクロプログ
ラムアドレスと前回トレースメモリに書込まれたアドレ
スのカウント値と、カウント値がオーバーフローしたこ
とを示すフラグとをトレースメモリに書込むことにより
、トレース傾城を拡大することができるとともに、トレ
ースされたマイクロプログラムアドレス間のマシンサイ
クルを知ることができるという効果がある。
第１図は、本発明によるトレース制御装置を実現するブ
ロック図である。 １・・・マイクロプログラムメモリ ２・・−マイクロプログラムコマンドレジスタ３・・・
マイクロプログラムアドレスレジスタ４・・・分岐条件
判定回路 Ｓ・俸・アドレス生成制御回路 ６・ｅ・マシンサイクルカウンタ ７・・・オーバーフローレジスタ ８・・・トレースメモリ ９・・・トレースメモリアドレスレジスタ１０・・・リ
セット制御回路 １１・・・論理和ゲート １２．１４・・・論理積ゲート
ロック図である。 １・・・マイクロプログラムメモリ ２・・−マイクロプログラムコマンドレジスタ３・・・
マイクロプログラムアドレスレジスタ４・・・分岐条件
判定回路 Ｓ・俸・アドレス生成制御回路 ６・ｅ・マシンサイクルカウンタ ７・・・オーバーフローレジスタ ８・・・トレースメモリ ９・・・トレースメモリアドレスレジスタ１０・・・リ
セット制御回路 １１・・・論理和ゲート １２．１４・・・論理積ゲート
Claims (1)
- マイクロプログラム制御方式による情報処理装置のマシ
ンサイクルをカウントするためのカウンタと、前記カウ
ンタのオーバーフローを表示するための表示レジスタと
、マイクロプログラムアドレス、前記カウンタの値、な
らびに前記表示レジスタの値を格納するためのトレース
メモリと、機械語命令の実行時に前記機械語命令の先頭
のマイクロプログラムアドレスを検出したとき、または
マイクロプログラム分岐条件の成立時に前記トレースメ
モリに前記マイクロプログラムアドレス、前記カウンタ
の値、ならびに前記表示レジスタの値を書込むための書
込み手段と、前記書込みの終了時に前記カウンタならび
に前記表示レジスタをリセツトするためのリセツト制御
回路とを具備して構成したことを特徴とするトレース制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60271998A JPS62130436A (ja) | 1985-12-03 | 1985-12-03 | トレ−ス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60271998A JPS62130436A (ja) | 1985-12-03 | 1985-12-03 | トレ−ス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62130436A true JPS62130436A (ja) | 1987-06-12 |
Family
ID=17507722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60271998A Pending JPS62130436A (ja) | 1985-12-03 | 1985-12-03 | トレ−ス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62130436A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108628637A (zh) * | 2017-03-24 | 2018-10-09 | Arm 有限公司 | 跟踪数据表示 |
-
1985
- 1985-12-03 JP JP60271998A patent/JPS62130436A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108628637A (zh) * | 2017-03-24 | 2018-10-09 | Arm 有限公司 | 跟踪数据表示 |
| CN108628637B (zh) * | 2017-03-24 | 2024-05-03 | Arm有限公司 | 用于处理数据的装置和方法 |
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