JPH0772875B2 - マイクロプログラム評価方式 - Google Patents
マイクロプログラム評価方式Info
- Publication number
- JPH0772875B2 JPH0772875B2 JP61136634A JP13663486A JPH0772875B2 JP H0772875 B2 JPH0772875 B2 JP H0772875B2 JP 61136634 A JP61136634 A JP 61136634A JP 13663486 A JP13663486 A JP 13663486A JP H0772875 B2 JPH0772875 B2 JP H0772875B2
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- JP
- Japan
- Prior art keywords
- control memory
- output
- micro
- counting
- information processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置のマイクロプログラム制御方式に
関係し、特にファームウェアの性能評価方法に関する。
関係し、特にファームウェアの性能評価方法に関する。
マイクロプログラム制御方式を用いている情報処理装置
において、ファームウェアが機能的な動作を満足するよ
う作成されると、設計の次の段階としては情報処理装置
の性能向上のためにファームウェアの性能も向上させる
必要がある。ファームウェアは様々な動作を規定してい
るマイクロプロシジャから構成されるが、ファームウェ
ア全体の性能向上のためには、最も使用頻度の大きいマ
イクロプロシジャの性能を向上させることが有効であ
る。従って、前記情報処理装置が通常動作を行なってい
る間に、あるマイクロプロシジャについて、その使用さ
れる頻度及び実行に要するクロック数を測定し、マイク
ロプロシジャの動作の評価を行なう必要がある。
において、ファームウェアが機能的な動作を満足するよ
う作成されると、設計の次の段階としては情報処理装置
の性能向上のためにファームウェアの性能も向上させる
必要がある。ファームウェアは様々な動作を規定してい
るマイクロプロシジャから構成されるが、ファームウェ
ア全体の性能向上のためには、最も使用頻度の大きいマ
イクロプロシジャの性能を向上させることが有効であ
る。従って、前記情報処理装置が通常動作を行なってい
る間に、あるマイクロプロシジャについて、その使用さ
れる頻度及び実行に要するクロック数を測定し、マイク
ロプロシジャの動作の評価を行なう必要がある。
従来の情報処理装置においては、ファームウェアは情報
処理装置の外部からその動作を詳細に把握することが困
難であるため、ファームウェアを構成しているマイクロ
プロシジャの前記動作評価を行なうことが困難であっ
た。
処理装置の外部からその動作を詳細に把握することが困
難であるため、ファームウェアを構成しているマイクロ
プロシジャの前記動作評価を行なうことが困難であっ
た。
本発明の目的は、ファームウェアを構成するマイクロプ
ロシジャの動作評価のために必要なハードウェアを設
け、従来困難であったマイクロプロシジャの動作評価を
容易に行なうことを可能にする方式を提供することであ
る。
ロシジャの動作評価のために必要なハードウェアを設
け、従来困難であったマイクロプロシジャの動作評価を
容易に行なうことを可能にする方式を提供することであ
る。
本発明のマイクロプログラム評価方式は、マイクロ命令
コードを記憶する制御記憶と、制御記憶の外側に設けら
れ、制御記憶からマイクロ命令コードが出力されると
き、同時にデータ内容が出力される書き換え可能な制御
記憶拡張部分と、制御記憶拡張部分を情報処理装置の外
部から任意に書き換える手段と、制御記憶拡張部分から
の出力データが信号路を介して入力され、信号路から信
号が出力される回数および出力されている期間中入力さ
れるクロックパルス数を計数する形数手段と、計数手段
の計数結果を格納する手段と、格納する手段から格納さ
れた内容を情報処理装置の外部へ取り出す手段を含む。
コードを記憶する制御記憶と、制御記憶の外側に設けら
れ、制御記憶からマイクロ命令コードが出力されると
き、同時にデータ内容が出力される書き換え可能な制御
記憶拡張部分と、制御記憶拡張部分を情報処理装置の外
部から任意に書き換える手段と、制御記憶拡張部分から
の出力データが信号路を介して入力され、信号路から信
号が出力される回数および出力されている期間中入力さ
れるクロックパルス数を計数する形数手段と、計数手段
の計数結果を格納する手段と、格納する手段から格納さ
れた内容を情報処理装置の外部へ取り出す手段を含む。
マイクロ命令コードが出力される毎に出力する、制御記
憶拡張部分の出力の出力回数を計数し、および制御記憶
拡張部分が保持データを出力している期間中、入力クロ
ックパルスを計数することにより、マイクロプロシジャ
が実行される回数と、その実行に必要な平均時間を評価
することができる。
憶拡張部分の出力の出力回数を計数し、および制御記憶
拡張部分が保持データを出力している期間中、入力クロ
ックパルスを計数することにより、マイクロプロシジャ
が実行される回数と、その実行に必要な平均時間を評価
することができる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のマイクロプログラム評価方式を適用し
た情報処理装置の構成図、第２図は第１図の計数部６お
よびレジスタ部８の構成図、第３図は第１図の情報処理
装置の動作を示すタイミングチャートである。
た情報処理装置の構成図、第２図は第１図の計数部６お
よびレジスタ部８の構成図、第３図は第１図の情報処理
装置の動作を示すタイミングチャートである。
プロセッサ100の制御記憶１は、アドレス入力信号路２
を介してアドレスが入力され、該入力に対応してマイク
ロ命令コード信号路３上に制御記憶１の記憶内容を出力
する。制御記憶拡張部分４は書替え可能な記憶手段でプ
ロセッサ100の外部からの情報がシリアルデータ書込み
信号路９から任意に書込まれる。本実施例では、制御記
憶拡張部分４は２ビットの幅をもち、以下それぞれをＢ
ビット、Ｃビットと記す。また、この制御記憶拡張部分
４へ書込まれた情報は、制御記憶１の命令コードの一語
一語と一対一に対応しており、たとえば、制御記憶１の
あるアドレスに対応する一語がA1であり、A1に対応する
制御記憶拡張部分の内容がB1,C1であると、アドレス入
力信号路２から入力されるアドレスがA1を示すと、制御
記憶１はマイクロ命令コード信号路３にA1を出力するの
と同時に、制御記憶拡張部分４からはB1,C1が制御記憶
拡張部分出力信号路５に出力される。本実施例では、制
御記憶１の連続する３つのアドレスにマイクロ命令コー
ドがA1,A2,A3の順に格納されており、A1,A2,A3の順に１
まとまりとしてマイクロプロシジャＡが形成されてい
る。また、マイクロ命令コードA1,A2,A3に一対一に対応
して制御記憶拡張部分４のB1,B2,B3,C1,C2,C3がある。
さらにA1,A2,A3から成るマイクロプロシジャＡの使用頻
度および該マイクロプロシジャＡが実際に実行されるの
に何クロックを要しているかを測定するために、A1,A2,
A3に対応する制御記憶拡張部分４のB1,B2,B3,C1に論理
値１が格納されている。計数部６は制御記憶拡張部分出
力信号路５上の情報により制御されて、カウントアップ
の開始／停止を行なう。レジスタ部８は、カウンタ出力
信号路７を介して出力された計数部６の計数値が保持さ
れ、保持内容はマイクロプログラム評価用データ出力信
号線10を介してプロセッサ100の外部へシリアルに出力
される。
を介してアドレスが入力され、該入力に対応してマイク
ロ命令コード信号路３上に制御記憶１の記憶内容を出力
する。制御記憶拡張部分４は書替え可能な記憶手段でプ
ロセッサ100の外部からの情報がシリアルデータ書込み
信号路９から任意に書込まれる。本実施例では、制御記
憶拡張部分４は２ビットの幅をもち、以下それぞれをＢ
ビット、Ｃビットと記す。また、この制御記憶拡張部分
４へ書込まれた情報は、制御記憶１の命令コードの一語
一語と一対一に対応しており、たとえば、制御記憶１の
あるアドレスに対応する一語がA1であり、A1に対応する
制御記憶拡張部分の内容がB1,C1であると、アドレス入
力信号路２から入力されるアドレスがA1を示すと、制御
記憶１はマイクロ命令コード信号路３にA1を出力するの
と同時に、制御記憶拡張部分４からはB1,C1が制御記憶
拡張部分出力信号路５に出力される。本実施例では、制
御記憶１の連続する３つのアドレスにマイクロ命令コー
ドがA1,A2,A3の順に格納されており、A1,A2,A3の順に１
まとまりとしてマイクロプロシジャＡが形成されてい
る。また、マイクロ命令コードA1,A2,A3に一対一に対応
して制御記憶拡張部分４のB1,B2,B3,C1,C2,C3がある。
さらにA1,A2,A3から成るマイクロプロシジャＡの使用頻
度および該マイクロプロシジャＡが実際に実行されるの
に何クロックを要しているかを測定するために、A1,A2,
A3に対応する制御記憶拡張部分４のB1,B2,B3,C1に論理
値１が格納されている。計数部６は制御記憶拡張部分出
力信号路５上の情報により制御されて、カウントアップ
の開始／停止を行なう。レジスタ部８は、カウンタ出力
信号路７を介して出力された計数部６の計数値が保持さ
れ、保持内容はマイクロプログラム評価用データ出力信
号線10を介してプロセッサ100の外部へシリアルに出力
される。
プロセッサ100の２相クロックCLK1,CLK2で動作し、制御
記憶１へのマイクロアドレスはクロックCLK1同期で入力
され、制御記憶１もクロックCLK1同期でマイクロ命令コ
ードが出力される。また、レジスタ部８はクロックCLK2
同期のストローブ信号で計数部６の出力を格納する。ク
ロックCLK1,CLK2は、信号線21,22によって伝送され、そ
れぞれアンドゲート24b,25に入力される。信号線5b,5c
は、それぞれ制御記憶拡張部分出力信号路５のうち、Ｂ
ビット、Ｃビットに対応し、信号線5bはアンドゲート24
b,24c,25に接続され、信号線5cはアンドゲート24cに接
続されている。信号線23はプロセッサ100全体をリセッ
トするリセット信号線である。カウンタ6b,6cはそれぞ
れ信号線26b,26cを介してアンドゲート24b,24cから出力
されるカウントアップ信号の立上りエッヂで１づつカウ
ントアップする。レジスタ8b,8cはそれぞれカウンタ6b,
6cからの出力を保持する。信号線27はアンドゲート25の
出力信号線で、レジスタ8b,8cにストローブ信号を供給
する。
記憶１へのマイクロアドレスはクロックCLK1同期で入力
され、制御記憶１もクロックCLK1同期でマイクロ命令コ
ードが出力される。また、レジスタ部８はクロックCLK2
同期のストローブ信号で計数部６の出力を格納する。ク
ロックCLK1,CLK2は、信号線21,22によって伝送され、そ
れぞれアンドゲート24b,25に入力される。信号線5b,5c
は、それぞれ制御記憶拡張部分出力信号路５のうち、Ｂ
ビット、Ｃビットに対応し、信号線5bはアンドゲート24
b,24c,25に接続され、信号線5cはアンドゲート24cに接
続されている。信号線23はプロセッサ100全体をリセッ
トするリセット信号線である。カウンタ6b,6cはそれぞ
れ信号線26b,26cを介してアンドゲート24b,24cから出力
されるカウントアップ信号の立上りエッヂで１づつカウ
ントアップする。レジスタ8b,8cはそれぞれカウンタ6b,
6cからの出力を保持する。信号線27はアンドゲート25の
出力信号線で、レジスタ8b,8cにストローブ信号を供給
する。
次に、第１図に示した制御記憶１に格納されているA1,A
2,A3から成るマイクロプロシジャＡについて、プロセッ
サ100がソフトウェアを実行した際のマイクロプロシジ
ャＡの実際の使用頻度及び実際に実行されるのに要した
クロック数を測定する動作を説明する。
2,A3から成るマイクロプロシジャＡについて、プロセッ
サ100がソフトウェアを実行した際のマイクロプロシジ
ャＡの実際の使用頻度及び実際に実行されるのに要した
クロック数を測定する動作を説明する。
マイクロプロシジャＡについて被測定を行なうためには
第１図のB1,B2,B3,C1に論理値１を格納する。次に、プ
ロセッサ100をリセットすると、信号23によりカウンタ6
b,6cがともに０にリセットされる。プロセッサ100はリ
セット直後からソフトウェアのプログラムを順次実行す
るが、ソフトウェア実行の際、前記マイクロプロシジャ
Ａを使用する時には、制御記憶１からクロックCLK1に同
期して入力されるアドレス入力２に対応してマイクロ命
令コードA1,A2,A3が必要に応じて順にマイクロ命令コー
ド信号路３に出力されA1,A2,A3が出力されるのと同期し
て、対応する制御記憶拡張部分４からB1,B2,B3が信号線
5bに順に出力され、C1,C2,C3が信号線5cに順に出力され
る。前述のようにB1,B2,B3には論理値１が格納されてい
るため、マイクロプロシジャＡ実行中は信号線5b上は
‘1'となる。信号線5b上が‘1'になっている間、カウン
タ6bはCLK1の立上りエッヂによりカウント・アップす
る。また、レジスタ8b,8cのストローブ信号27は信号線5
b上が‘1'である間、クロックCLK2と同期のパルスとな
るため、クロックのCLK1の立上りでカウント・アップさ
れたカウンタ6bのカウンタ値と、カウンタ6cのカウント
値がクロックCLK2同期でレジスタ部８に格納される。信
号線5b上が‘1'である間、すなわちマイクロプロシジャ
Ａが被評価プロシジャであり、かつ信号線5c上が‘1'に
なる。つまりC1が信号線5c上に取出されてマイクロプロ
シジャＡが１回実行されることを示す度に信号線26cが
‘1'になり、カウンタ6cがカウント・アップされる。カ
ウンタ6cは対象とするマイクロプロシジャＡが、プロセ
ッサ100がソフトウェアを実行した際に何回使用された
かという使用頻度を示し、カウンタ6bは対象とするマイ
クロプロシジャＡの、プロセッサ100がソフトウェアを
実行した際の動的な実行クロック数の総計を示す。した
がって、プロセッサ100の処理が終了した後レジスタ部
８を例えばマイクロプログラム評価用データ出力信号線
10（第１図）を介してプロセッサ100の外部に読出した
データの、カウンタ6cの出力に相当する部分によりマイ
クロプロシジャＡの使用頻度を、また、カウンタ6bの出
力に相当する部分の情報によりマイクロプロシジャＡの
実際の実行クロツク数の総計を知ることが可能になり、
後者を前者で除算することにより、対象とするマイクロ
プロシジャＡが実行されるのに必要とする平均クロック
数を知ることが可能となる。なお、本実施例は、制御記
憶拡散部分４が制御記憶１のマイクロ命令コードの一語
一語に対応している場合の一例であるが、必要な場合に
は、制御記憶拡張部分４を複数のマイクロ命令コードに
対応させて設けることができる。また、本実施例におい
ては、データ書込み信号路９と、マイクロプログラム評
価用データ出力信号線10は、いずれもシリアルパスであ
るが、必要な場合にはパラレルパスを設けることができ
る。
第１図のB1,B2,B3,C1に論理値１を格納する。次に、プ
ロセッサ100をリセットすると、信号23によりカウンタ6
b,6cがともに０にリセットされる。プロセッサ100はリ
セット直後からソフトウェアのプログラムを順次実行す
るが、ソフトウェア実行の際、前記マイクロプロシジャ
Ａを使用する時には、制御記憶１からクロックCLK1に同
期して入力されるアドレス入力２に対応してマイクロ命
令コードA1,A2,A3が必要に応じて順にマイクロ命令コー
ド信号路３に出力されA1,A2,A3が出力されるのと同期し
て、対応する制御記憶拡張部分４からB1,B2,B3が信号線
5bに順に出力され、C1,C2,C3が信号線5cに順に出力され
る。前述のようにB1,B2,B3には論理値１が格納されてい
るため、マイクロプロシジャＡ実行中は信号線5b上は
‘1'となる。信号線5b上が‘1'になっている間、カウン
タ6bはCLK1の立上りエッヂによりカウント・アップす
る。また、レジスタ8b,8cのストローブ信号27は信号線5
b上が‘1'である間、クロックCLK2と同期のパルスとな
るため、クロックのCLK1の立上りでカウント・アップさ
れたカウンタ6bのカウンタ値と、カウンタ6cのカウント
値がクロックCLK2同期でレジスタ部８に格納される。信
号線5b上が‘1'である間、すなわちマイクロプロシジャ
Ａが被評価プロシジャであり、かつ信号線5c上が‘1'に
なる。つまりC1が信号線5c上に取出されてマイクロプロ
シジャＡが１回実行されることを示す度に信号線26cが
‘1'になり、カウンタ6cがカウント・アップされる。カ
ウンタ6cは対象とするマイクロプロシジャＡが、プロセ
ッサ100がソフトウェアを実行した際に何回使用された
かという使用頻度を示し、カウンタ6bは対象とするマイ
クロプロシジャＡの、プロセッサ100がソフトウェアを
実行した際の動的な実行クロック数の総計を示す。した
がって、プロセッサ100の処理が終了した後レジスタ部
８を例えばマイクロプログラム評価用データ出力信号線
10（第１図）を介してプロセッサ100の外部に読出した
データの、カウンタ6cの出力に相当する部分によりマイ
クロプロシジャＡの使用頻度を、また、カウンタ6bの出
力に相当する部分の情報によりマイクロプロシジャＡの
実際の実行クロツク数の総計を知ることが可能になり、
後者を前者で除算することにより、対象とするマイクロ
プロシジャＡが実行されるのに必要とする平均クロック
数を知ることが可能となる。なお、本実施例は、制御記
憶拡散部分４が制御記憶１のマイクロ命令コードの一語
一語に対応している場合の一例であるが、必要な場合に
は、制御記憶拡張部分４を複数のマイクロ命令コードに
対応させて設けることができる。また、本実施例におい
ては、データ書込み信号路９と、マイクロプログラム評
価用データ出力信号線10は、いずれもシリアルパスであ
るが、必要な場合にはパラレルパスを設けることができ
る。
以上説明したように本発明は、制御記憶のビット幅を書
替え可能な記憶手段で拡張した部分と計数部を有し、制
御記憶からマイクロ命令コードが取出される時、同時に
取出される前記拡張部分の情報により計数部の動作を制
御することにより、プロセッサがソフトウェアを実行し
た場合の実際のマイクロプロシジャの使用頻度および実
行に要するクロック数を把握することができるため、マ
イクロプログラムの性能評価が可能となり、その結果プ
ロセッサの性能評価が可能になる効果がある。
替え可能な記憶手段で拡張した部分と計数部を有し、制
御記憶からマイクロ命令コードが取出される時、同時に
取出される前記拡張部分の情報により計数部の動作を制
御することにより、プロセッサがソフトウェアを実行し
た場合の実際のマイクロプロシジャの使用頻度および実
行に要するクロック数を把握することができるため、マ
イクロプログラムの性能評価が可能となり、その結果プ
ロセッサの性能評価が可能になる効果がある。
第１図は本発明のマイクロプログラム制御方式を適用し
た情報処理装置の構成図、第２図は第１図の計数部６お
よびレジスタ部８の構成図、第３図は第１図の情報処理
装置の動作を示すタイミングチャートである。 １……制御記憶、 ２……アドレス入力信号路、 ３……マイクロ命令コード信号路、 ４……制御記憶拡張部分、 ５……制御記憶拡張部分出力信号路、 5b,5c……制御記憶拡張部分出力線、 ６……計数部、 6b,6c……カウンタ、 ７……カウンタ出力信号路、 ８……レジスタ部、 8b,8c……レジスタ、 ９……データ書込み信号路、 10……マイクロプログラム評価用データ出力信号線、 21……クロックCLK1、 22……クロックCLK2、 23……リセット信号線、 24b,24c,25……アンドゲート、 26b……アンドゲート24bの出力線、 26c……アンドゲート24cの出力線、 27……レジスタ8b,8cのストローブ信号線、 100……プロセッサ。
た情報処理装置の構成図、第２図は第１図の計数部６お
よびレジスタ部８の構成図、第３図は第１図の情報処理
装置の動作を示すタイミングチャートである。 １……制御記憶、 ２……アドレス入力信号路、 ３……マイクロ命令コード信号路、 ４……制御記憶拡張部分、 ５……制御記憶拡張部分出力信号路、 5b,5c……制御記憶拡張部分出力線、 ６……計数部、 6b,6c……カウンタ、 ７……カウンタ出力信号路、 ８……レジスタ部、 8b,8c……レジスタ、 ９……データ書込み信号路、 10……マイクロプログラム評価用データ出力信号線、 21……クロックCLK1、 22……クロックCLK2、 23……リセット信号線、 24b,24c,25……アンドゲート、 26b……アンドゲート24bの出力線、 26c……アンドゲート24cの出力線、 27……レジスタ8b,8cのストローブ信号線、 100……プロセッサ。
Claims (1)
- 【請求項１】マイクロプログラム制御方式の情報処理装
置において、 マイクロ命令コードを記憶する制御記憶と、 前記制御記憶の外側に設けられ、前記制御記憶からマイ
クロ命令コードが出力されるとき、同時にデータ内容が
出力される書き換え可能な制御記憶拡張部分と、 前記制御記憶拡散部分を前記情報処理装置の外部から任
意に書き換える手段と、 前記制御記憶拡張部分からの出力データが信号路を介し
て入力され、前記信号路から信号が出力される回数およ
び出力されている期間中入力されるクロックパルス数を
計数する計数手段と、 前記計数手段の計数結果を格納する手段と、 前記格納する手段から格納された内容を前記情報処理装
置の外部へ取り出す手段を含むマイクロプログラム評価
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61136634A JPH0772875B2 (ja) | 1986-06-11 | 1986-06-11 | マイクロプログラム評価方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61136634A JPH0772875B2 (ja) | 1986-06-11 | 1986-06-11 | マイクロプログラム評価方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62293357A JPS62293357A (ja) | 1987-12-19 |
| JPH0772875B2 true JPH0772875B2 (ja) | 1995-08-02 |
Family
ID=15179894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61136634A Expired - Lifetime JPH0772875B2 (ja) | 1986-06-11 | 1986-06-11 | マイクロプログラム評価方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0772875B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0675830A (ja) * | 1992-07-28 | 1994-03-18 | Agency Of Ind Science & Technol | マイクロ命令実行回数計測方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5561865A (en) * | 1978-10-31 | 1980-05-09 | Nec Corp | Information processor |
| JPS57172453A (en) * | 1981-04-17 | 1982-10-23 | Fujitsu Ltd | Data collecting system for information processor |
| JPS5998249A (ja) * | 1982-11-26 | 1984-06-06 | Hitachi Ltd | デイジタル情報処理装置 |
-
1986
- 1986-06-11 JP JP61136634A patent/JPH0772875B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62293357A (ja) | 1987-12-19 |
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