JPS626270B2 - - Google Patents
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- Publication number
- JPS626270B2 JPS626270B2 JP11388481A JP11388481A JPS626270B2 JP S626270 B2 JPS626270 B2 JP S626270B2 JP 11388481 A JP11388481 A JP 11388481A JP 11388481 A JP11388481 A JP 11388481A JP S626270 B2 JPS626270 B2 JP S626270B2
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- JP
- Japan
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- signal
- busy
- tracer
- cycle
- address
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- Expired
Links
- 239000000700 radioactive tracer Substances 0.000 claims description 22
- 230000006870 function Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000010365 information processing Effects 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明は記憶装置、特に情報処理装置に於ける
読出し書込み動作の制御信号及びインターフエー
ス信号の履歴を記憶するメモリを有する記憶装置
に関するものである。
読出し書込み動作の制御信号及びインターフエー
ス信号の履歴を記憶するメモリを有する記憶装置
に関するものである。
従来、情報処理装置で記憶装置の動作状態の履
歴を記憶（トレースと称す）する場合、第１図に
示すような構成をとつていた。即ち第１図は従来
の記憶装置のブロツク図、第２図はそのタイムチ
ヤート図である。第１図に於いて、演算回路３と
アドレスレジスタ４によつてトレーサメモリ２の
番地が選択され、トレース情報６はデータレジス
タ１を介してトレーサメモリ２に書込まれる。こ
のときトレーサ停止信号１１が来ない限り停止条
件回路５が働かないで、ライトパルス１３がトレ
ーサメモリ２に入力されている。第２図は第１図
の装置のタイムチヤート図でａはクロツク信号、
ｂはリクエスト信号、ｃはアドレス信号１０、ｄ
はトレース情報７、ｅは停止条件信号１２、ｆ，
ｇはライトパルス１３，１４を示している。
歴を記憶（トレースと称す）する場合、第１図に
示すような構成をとつていた。即ち第１図は従来
の記憶装置のブロツク図、第２図はそのタイムチ
ヤート図である。第１図に於いて、演算回路３と
アドレスレジスタ４によつてトレーサメモリ２の
番地が選択され、トレース情報６はデータレジス
タ１を介してトレーサメモリ２に書込まれる。こ
のときトレーサ停止信号１１が来ない限り停止条
件回路５が働かないで、ライトパルス１３がトレ
ーサメモリ２に入力されている。第２図は第１図
の装置のタイムチヤート図でａはクロツク信号、
ｂはリクエスト信号、ｃはアドレス信号１０、ｄ
はトレース情報７、ｅは停止条件信号１２、ｆ，
ｇはライトパルス１３，１４を示している。
上記に示すように、毎クロツク信号でトレース
情報をトレースすると、第２図の時間t1の間リク
エスト信号が転送されないサイクルでもトレーサ
メモリに無効な情報をトレースしてしまうという
欠点があつた。
情報をトレースすると、第２図の時間t1の間リク
エスト信号が転送されないサイクルでもトレーサ
メモリに無効な情報をトレースしてしまうという
欠点があつた。
本発明の目的は従来の装置のこのような欠点を
除去し上位装置から記憶装置にリクエスト信号が
転送されてきたサイクルの間だけ情報をトレース
することにより、上記欠点を解決し有効にトレー
サメモリを使用することを可能にした記憶装置を
提供することにある。
除去し上位装置から記憶装置にリクエスト信号が
転送されてきたサイクルの間だけ情報をトレース
することにより、上記欠点を解決し有効にトレー
サメモリを使用することを可能にした記憶装置を
提供することにある。
本発明によると演算処理装置から読出し書込み
をする機能を有しかつ読出し書込み動作の制御信
号及びインターフエース信号の履歴を記憶するメ
モリを有する記憶装置に於いて、上位装置からリ
クエスト信号が転送されてきたときそのサイクル
をビジー状態にするビジー信号を発生するサイク
ルビジー回路と、前記ビジー信号によつてトレー
サ停止条件を解除させる手段と、このトレーサ停
止条件解除によりトレーサメモリの書込みを可能
にする手段とを有することを特徴とする記憶装置
が得られる。
をする機能を有しかつ読出し書込み動作の制御信
号及びインターフエース信号の履歴を記憶するメ
モリを有する記憶装置に於いて、上位装置からリ
クエスト信号が転送されてきたときそのサイクル
をビジー状態にするビジー信号を発生するサイク
ルビジー回路と、前記ビジー信号によつてトレー
サ停止条件を解除させる手段と、このトレーサ停
止条件解除によりトレーサメモリの書込みを可能
にする手段とを有することを特徴とする記憶装置
が得られる。
次に本発明の実施例を第３図、第４図を参照し
て詳細に説明する。
て詳細に説明する。
第３図は本発明の一実施例のブロツク図で、ト
レーサメモリ２のデーダ書込みは記憶装置のトレ
ース情報６がデータレジスタ１を介して行なわれ
る。トレーサメモリ２への書込みアドレス指定は
演算レジスタ３とアドレスレジスタ４によつて下
位番地から順番に行なわれる。トレーサメモリ２
への書込みパルスはライトパルス１３がゲート１
８を介して入力される。本発明はリクエスト信号
１６が入力されたとき（第４図ｂ Ｒt）サイク
ルビジー回路１５でビジー信号１７をそのサイク
ルの間発生し、条止条件回路５′の停止条件を解
除し、ゲート１８を開いてライトパルス１３をト
レーサメモリ２へ入力する。またアドレスレジス
タ４のホールドも解除されるためアドレス信号１
０がカウントアツプする。したがつてサイクルビ
ジー中のデータが下位番地から順番に書込まれ
る。
レーサメモリ２のデーダ書込みは記憶装置のトレ
ース情報６がデータレジスタ１を介して行なわれ
る。トレーサメモリ２への書込みアドレス指定は
演算レジスタ３とアドレスレジスタ４によつて下
位番地から順番に行なわれる。トレーサメモリ２
への書込みパルスはライトパルス１３がゲート１
８を介して入力される。本発明はリクエスト信号
１６が入力されたとき（第４図ｂ Ｒt）サイク
ルビジー回路１５でビジー信号１７をそのサイク
ルの間発生し、条止条件回路５′の停止条件を解
除し、ゲート１８を開いてライトパルス１３をト
レーサメモリ２へ入力する。またアドレスレジス
タ４のホールドも解除されるためアドレス信号１
０がカウントアツプする。したがつてサイクルビ
ジー中のデータが下位番地から順番に書込まれ
る。
次にリクエスト信号１６が入力されない（第４
図ｂ R0）でビジー信号１７が発生しないと、停
止条件回路５′の停止条件が成立するためゲート
１８が閉じてトレーサメモリ２へのライトパルス
１３の入力を禁止する。またアドレスレジスタ４
をホールドして、アドレス信号１０のカウントア
ツプを抑える。したがつて、リクエスト信号１６
が転送されてこないと、サイクルビジー中の最後
の書込み番地の次の番地では装置は停止してい
る。
図ｂ R0）でビジー信号１７が発生しないと、停
止条件回路５′の停止条件が成立するためゲート
１８が閉じてトレーサメモリ２へのライトパルス
１３の入力を禁止する。またアドレスレジスタ４
をホールドして、アドレス信号１０のカウントア
ツプを抑える。したがつて、リクエスト信号１６
が転送されてこないと、サイクルビジー中の最後
の書込み番地の次の番地では装置は停止してい
る。
第４図は第３図の装置のタイムチヤート図で、
ａ〜ｇは第２図と同一部分、ｈは信号を示してい
る。本発明は第４図に示すようにリクエスト信号
１６が転送されない間t2でアドレス信号１０がビ
ジー信号１７中のt3の最後の書込み番地の次の番
地で停止していて、またライトパルス１４が発生
していないため、無効なトレース情報７がトレー
サメモリ２に書込まれることがない。そしてリク
エスト信号１６が転送されてくると停止した番地
から有効なトレース情報７が書込まれる。
ａ〜ｇは第２図と同一部分、ｈは信号を示してい
る。本発明は第４図に示すようにリクエスト信号
１６が転送されない間t2でアドレス信号１０がビ
ジー信号１７中のt3の最後の書込み番地の次の番
地で停止していて、またライトパルス１４が発生
していないため、無効なトレース情報７がトレー
サメモリ２に書込まれることがない。そしてリク
エスト信号１６が転送されてくると停止した番地
から有効なトレース情報７が書込まれる。
本発明は以上説明したように、リクエスト信号
が転送されてきたそのサイクルだけビジーになる
ビジー信号を使用することにより、トレーサメモ
リの記憶領域を有効に使うことができるととも
に、記憶装置が動作しているサイクルの間の各ト
レーサ情報間の時間関係が判別できるという効果
がある。
が転送されてきたそのサイクルだけビジーになる
ビジー信号を使用することにより、トレーサメモ
リの記憶領域を有効に使うことができるととも
に、記憶装置が動作しているサイクルの間の各ト
レーサ情報間の時間関係が判別できるという効果
がある。
第１図及び第２図は従来のもののブロツク図及
びタイミングチヤート図、第３図、第４図は本発
明の一実施例のブロツク図及びタイミングチヤー
ト図である。 １……データレジスタ、２……トレーサメモ
リ、３……演算回路、４……アドレスレジスタ、
５，５′……停止条件回路、６，７……トレース
情報、８……トレース読出データ情報、９……読
出指定アドレス情報、１０……アドレス信号、１
１……トレーサ停止信号、１２……停止条件信
号、１３，１４……ライトパルス、１５……サイ
クルビジー回路、１６……リクエスト、１７……
ビジー信号。
びタイミングチヤート図、第３図、第４図は本発
明の一実施例のブロツク図及びタイミングチヤー
ト図である。 １……データレジスタ、２……トレーサメモ
リ、３……演算回路、４……アドレスレジスタ、
５，５′……停止条件回路、６，７……トレース
情報、８……トレース読出データ情報、９……読
出指定アドレス情報、１０……アドレス信号、１
１……トレーサ停止信号、１２……停止条件信
号、１３，１４……ライトパルス、１５……サイ
クルビジー回路、１６……リクエスト、１７……
ビジー信号。
Claims (1)
- １ 演算処理装置から読出し書込みをする機能を
有しかつ読出し書込み動作の制御信号及びインタ
ーフエース信号の履歴を記憶するメモリを有する
記憶装置に於いて、上位装置からリクエスト信号
が転送されてきたときそのサイクルをビジー状態
にするビジー信号を発生するサイクルビジー回路
と、前記ビジー信号によつてトレーサ停止条件を
解除させる手段と、このトレーサ停止条件解除に
よりトレーサメモリの書込みを可能にする手段と
を有することを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56113884A JPS5816361A (ja) | 1981-07-21 | 1981-07-21 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56113884A JPS5816361A (ja) | 1981-07-21 | 1981-07-21 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5816361A JPS5816361A (ja) | 1983-01-31 |
| JPS626270B2 true JPS626270B2 (ja) | 1987-02-09 |
Family
ID=14623533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56113884A Granted JPS5816361A (ja) | 1981-07-21 | 1981-07-21 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5816361A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59214929A (ja) * | 1983-05-20 | 1984-12-04 | Hitachi Ltd | 診断機能を持つ入出力制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5357722A (en) * | 1976-11-04 | 1978-05-25 | Hitachi Ltd | Channel equipment |
-
1981
- 1981-07-21 JP JP56113884A patent/JPS5816361A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5357722A (en) * | 1976-11-04 | 1978-05-25 | Hitachi Ltd | Channel equipment |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5816361A (ja) | 1983-01-31 |
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