JPH0497459A - キャッシュ一致処理方式 - Google Patents
キャッシュ一致処理方式Info
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- JPH0497459A JPH0497459A JP2216254A JP21625490A JPH0497459A JP H0497459 A JPH0497459 A JP H0497459A JP 2216254 A JP2216254 A JP 2216254A JP 21625490 A JP21625490 A JP 21625490A JP H0497459 A JPH0497459 A JP H0497459A
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- 238000003672 processing method Methods 0.000 claims description 9
- 230000010365 information processing Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 abstract description 5
- 238000010408 sweeping Methods 0.000 abstract 1
- 239000002699 waste material Substances 0.000 abstract 1
- 239000002023 wood Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000011010 flushing procedure Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置のキャッシュ一致処理方式に関す
る。
る。
一般に、キャッシュメモリのあるプロセッサを複数個持
ち、自キャッシュのデータを書き換えると同時に主記憶
を書き換えるストアスル一方式の情報処理装置において
、任意の一つのプロセッサが主記憶のデータが書き換え
られると、そのことを他プロセッサのキャッシュメモリ
に反映させるためにキャッシュ一致処理か行なわれる。
ち、自キャッシュのデータを書き換えると同時に主記憶
を書き換えるストアスル一方式の情報処理装置において
、任意の一つのプロセッサが主記憶のデータが書き換え
られると、そのことを他プロセッサのキャッシュメモリ
に反映させるためにキャッシュ一致処理か行なわれる。
システム制御装置は、それに接続される全プロセッサに
、そのデータのアドレスとキャッシュ一致処理要求とを
送り、それらを受は取ったプロセッサは、そのアドレス
が示すデータを含むブロックがキャッシュメモリ上に存
在するが否かをキャッシュメモリ上に登録されているデ
ータのア）〜レスを登録しであるアトレジアレイ〈以下
ＡＡと記す）のコピーであるフラ・ソシュアドレスアレ
イ（以］・ＦＡＡと記す）を検索しあれは、リクエスト
アドレスセの示すＡＡ上のエントリを消すことてキャッ
シュメモリ上のデータを無効化（Ｖビットを０″に登録
）している。
、そのデータのアドレスとキャッシュ一致処理要求とを
送り、それらを受は取ったプロセッサは、そのアドレス
が示すデータを含むブロックがキャッシュメモリ上に存
在するが否かをキャッシュメモリ上に登録されているデ
ータのア）〜レスを登録しであるアトレジアレイ〈以下
ＡＡと記す）のコピーであるフラ・ソシュアドレスアレ
イ（以］・ＦＡＡと記す）を検索しあれは、リクエスト
アドレスセの示すＡＡ上のエントリを消すことてキャッ
シュメモリ上のデータを無効化（Ｖビットを０″に登録
）している。
従来のキャッシュ一致処理方式では、命令語は命令部と
オペランド部に分離されて別別のキャッシュメモリに登
録されており、ＡＡも命令用とオペランド用にそれぞれ
１つずつもっているか、命令側、オペランド側同時に一
致処理かできないようになっており、また、ＦＡＡはＡ
Ａのコピーであるので両者の一致性を保つためＡＡ上の
無効化したエントリと同一のＦＡＡ上のエントリも無効
化する必要がある。そのため、命令用若くはオペランド
用どちらか一方についでのキャッシュ一致処理には、Ｔ
をクロックの周期とするば２Ｔを要し、従って命令側、
オペランド側、全体て２Ｔ〜４Ｔの処理時間を要する。
オペランド部に分離されて別別のキャッシュメモリに登
録されており、ＡＡも命令用とオペランド用にそれぞれ
１つずつもっているか、命令側、オペランド側同時に一
致処理かできないようになっており、また、ＦＡＡはＡ
Ａのコピーであるので両者の一致性を保つためＡＡ上の
無効化したエントリと同一のＦＡＡ上のエントリも無効
化する必要がある。そのため、命令用若くはオペランド
用どちらか一方についでのキャッシュ一致処理には、Ｔ
をクロックの周期とするば２Ｔを要し、従って命令側、
オペランド側、全体て２Ｔ〜４Ｔの処理時間を要する。
ところで、従来のキャッシュ一致処理方式ては、システ
ム制御処理装置からプロセッサに送られてきたキャッシ
ュ一致処理要求がプロセッサですくに処理できない場合
、リクエストアドレスは、それを貯めておくバッファの
フラッシュキュー（以下ＦＬＱと記す）に格納され、も
し、ＦＬＱに格納されていくリクエストがＦＬＱの容量
を超えそうな場合、プロセッサはシステム制御装置にフ
ラッシュビジー信号を送りそれを受は取ったシステム制
御装置は、このビジーが解除されるまで、これに接続さ
れている全プロセッサの処理を止める方式となっている
。
ム制御処理装置からプロセッサに送られてきたキャッシ
ュ一致処理要求がプロセッサですくに処理できない場合
、リクエストアドレスは、それを貯めておくバッファの
フラッシュキュー（以下ＦＬＱと記す）に格納され、も
し、ＦＬＱに格納されていくリクエストがＦＬＱの容量
を超えそうな場合、プロセッサはシステム制御装置にフ
ラッシュビジー信号を送りそれを受は取ったシステム制
御装置は、このビジーが解除されるまで、これに接続さ
れている全プロセッサの処理を止める方式となっている
。
上述した従来のキャッシュ一致処理方式は、フラッシュ
ビジーになるとＦＬＱ内の１つとリクエストアドレスが
ＦＡＡに掃き出され、とジーが解除されるまでには、Ｆ
ＡＡに残っているリクエストアドレスが処理されるのに
２Ｔ〜４Ｔががるので、その間、他のプロセッサの処理
ができないという欠点がある。
ビジーになるとＦＬＱ内の１つとリクエストアドレスが
ＦＡＡに掃き出され、とジーが解除されるまでには、Ｆ
ＡＡに残っているリクエストアドレスが処理されるのに
２Ｔ〜４Ｔががるので、その間、他のプロセッサの処理
ができないという欠点がある。
本発明のキャッシュ一致処理方式は、主記憶装置の一部
のデータのコピーを格納してあるキュッシュメモリを有
する複数のプロセッサと、前記主記憶装置及び入出力制
御装置と、前記プロセッサ、前記主記憶装置、前記入出
力制御装置が接続されるシステム制御装置とを備え、前
記プロセッサ内に前記キャッシュメモリに記憶されたデ
ータの前記主記憶装置上でのアドレスを記憶するアドレ
スアレイとは別に他のプロセッサからの前記主記憶装置
への書込みに対しキャッシュ一致処理を行うために参照
される前記アドレスアレイの写しであるフラッシュアド
レスアレイと、前記他プロセッサの前記主記憶装置への
書込みによるキャッシュ一致処理に対して前記システム
制御装置から送られてくるリクエストアドレスを貯めて
おくバッファとを備える情報処理装置のキャッシュ一致
処理方式において、前記バッファ内に貯えられる前記リ
クエストアドレスの数が予め定められた数を超えたこと
を検出してフラッシュビジーの信号を送出するフラッシ
ュビジー信号送出手段と、前記フラッシュビジーの際に
前記フラッシュアドレスアレイによる処理をバイパスし
て直接前記アドレスアレイに対してキャッシュ一致処理
を行うべくリクエストアドレスを送出するアドレス送出
手段とか、または、前記フラッシュビジーの際に前記フ
ラッシュアドレスアレイがリクエストを処理中ならば、
前記バッファ内のリクエストアドレスに対するキャッシ
ュ一致処理をフラッシュアドレスアレイでの処理をバイ
パスして直接前記アドレスアレイに対して行うべく前記
アドレスアレイに前記リクエストアドレスを送出し、前
記処理中でなければフラッシュアドレスを参照の後、前
記フラッシュアドレスアレイに前記フラッシュアドレス
を送出する第２のアドレス送出手段とを有している。
のデータのコピーを格納してあるキュッシュメモリを有
する複数のプロセッサと、前記主記憶装置及び入出力制
御装置と、前記プロセッサ、前記主記憶装置、前記入出
力制御装置が接続されるシステム制御装置とを備え、前
記プロセッサ内に前記キャッシュメモリに記憶されたデ
ータの前記主記憶装置上でのアドレスを記憶するアドレ
スアレイとは別に他のプロセッサからの前記主記憶装置
への書込みに対しキャッシュ一致処理を行うために参照
される前記アドレスアレイの写しであるフラッシュアド
レスアレイと、前記他プロセッサの前記主記憶装置への
書込みによるキャッシュ一致処理に対して前記システム
制御装置から送られてくるリクエストアドレスを貯めて
おくバッファとを備える情報処理装置のキャッシュ一致
処理方式において、前記バッファ内に貯えられる前記リ
クエストアドレスの数が予め定められた数を超えたこと
を検出してフラッシュビジーの信号を送出するフラッシ
ュビジー信号送出手段と、前記フラッシュビジーの際に
前記フラッシュアドレスアレイによる処理をバイパスし
て直接前記アドレスアレイに対してキャッシュ一致処理
を行うべくリクエストアドレスを送出するアドレス送出
手段とか、または、前記フラッシュビジーの際に前記フ
ラッシュアドレスアレイがリクエストを処理中ならば、
前記バッファ内のリクエストアドレスに対するキャッシ
ュ一致処理をフラッシュアドレスアレイでの処理をバイ
パスして直接前記アドレスアレイに対して行うべく前記
アドレスアレイに前記リクエストアドレスを送出し、前
記処理中でなければフラッシュアドレスを参照の後、前
記フラッシュアドレスアレイに前記フラッシュアドレス
を送出する第２のアドレス送出手段とを有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示すブロック図である
。
。
第１図において、木筆１の実施例を適用するプロセッサ
１００は主記憶（図示省略）とのデータのリプレースメ
ントをブロック単位て行なうキャッシュメモリ（以下Ｃ
ＡＭ＞１２０を持ち、そのＣＡＭ１２０へのデータの書
込み、すなわちス１−アがあった際そのデータの主記憶
へのストアを同時に行うストアスル一方式を採用してい
ることを想定している。
１００は主記憶（図示省略）とのデータのリプレースメ
ントをブロック単位て行なうキャッシュメモリ（以下Ｃ
ＡＭ＞１２０を持ち、そのＣＡＭ１２０へのデータの書
込み、すなわちス１−アがあった際そのデータの主記憶
へのストアを同時に行うストアスル一方式を採用してい
ることを想定している。
第１図において、木筆１の実施例はプロセッサ１００と
、システム全体を制御するシステム制御装置２００とを
有して構成し、プロセッサ１００はシステム制御装置２
００からのキャッシュ一致処理によるリクエストアドレ
スを蓄積するフラッシュキュー（以下ＦＬＱ）１０１と
、ＦＬＱＩＯｌへのリクエストアドレスの書込ポインタ
を示すカウンタ回路を含む書込ポインタ用レジスタ（以
下ＦＩＮＲ）１０３と、ＦＬＱＩＯＩからリクエストア
ドレスの読出しポインタを示すカウンタ回路を含む読出
しポインタレジスタ（以下○ＴＲ）１０４と、ＦＩＮＲ
１０３およびＦＯＴＲ１０４の二つの値の差が予め設定
した値以下であるかどうかによってＦＬＱＩＯｌ内にリ
クエストアドレスを蓄積できるかどうかを判別するリク
エスト／ビジー発生回路１０５と、キャッシュメモリ（
以下ＣＡＭ）１２０をアクセスするアドレスを記憶する
アドレスアレイ（以下ＡＡ）１０７と、ＡＡ１０７のコ
ピーのアドレスを記憶するフラッシュアドレスアレイ（
以下ＦＡＡ）１０６と、リクエスト／ビジー発生回路１
０５からのビジーであるかないかによってＡＡ１０７お
よびＦＡＡ１０６を制御するリクエスト制御回路１０８
とを有して構成している。
、システム全体を制御するシステム制御装置２００とを
有して構成し、プロセッサ１００はシステム制御装置２
００からのキャッシュ一致処理によるリクエストアドレ
スを蓄積するフラッシュキュー（以下ＦＬＱ）１０１と
、ＦＬＱＩＯｌへのリクエストアドレスの書込ポインタ
を示すカウンタ回路を含む書込ポインタ用レジスタ（以
下ＦＩＮＲ）１０３と、ＦＬＱＩＯＩからリクエストア
ドレスの読出しポインタを示すカウンタ回路を含む読出
しポインタレジスタ（以下○ＴＲ）１０４と、ＦＩＮＲ
１０３およびＦＯＴＲ１０４の二つの値の差が予め設定
した値以下であるかどうかによってＦＬＱＩＯｌ内にリ
クエストアドレスを蓄積できるかどうかを判別するリク
エスト／ビジー発生回路１０５と、キャッシュメモリ（
以下ＣＡＭ）１２０をアクセスするアドレスを記憶する
アドレスアレイ（以下ＡＡ）１０７と、ＡＡ１０７のコ
ピーのアドレスを記憶するフラッシュアドレスアレイ（
以下ＦＡＡ）１０６と、リクエスト／ビジー発生回路１
０５からのビジーであるかないかによってＡＡ１０７お
よびＦＡＡ１０６を制御するリクエスト制御回路１０８
とを有して構成している。
次に、木筆１の実施例の動作について説明する。
ＦＬ’ＱＩＯＩはシステム制御装置２００からのキャッ
シュ一致処理によるリクエストアドレスを貯めておく数
カラムからなるバッファで、書込みはＦＩＮＲ１０３で
示される値のカラムに書き込まれ、読出しはＦＯＴＲ１
０４で示される値で読出しされる。
シュ一致処理によるリクエストアドレスを貯めておく数
カラムからなるバッファで、書込みはＦＩＮＲ１０３で
示される値のカラムに書き込まれ、読出しはＦＯＴＲ１
０４で示される値で読出しされる。
リクエスト／ビジー発生回路］−０５は、ＦＩＮＲ１０
３、ＦＯＴＲ１０４の２つの値からＦＬＱＩＯｌ内にリ
クエストアドレスが有るのか、無いのか判別し、有る場
合はフラッシュリクエストを出して信号線１１０を”１
”にする。またＦＬＱＩＯｌ内にリクエストアドレスが
ＦＬＱＩＯＩの予め設定した容量分−杯に格納されてい
てシステム制御装置２００からのフラッシュアドレスを
受付けられない場合、フラッシュビジーを出し信号線１
１１を”１”にし、システム制御装置２００に送出する
。これを受は取ったシステム制御装置２００は、図示し
ていないが、接続されている全プロセッサの処理を、と
ジーを解除されるまで、しないようにする。
３、ＦＯＴＲ１０４の２つの値からＦＬＱＩＯｌ内にリ
クエストアドレスが有るのか、無いのか判別し、有る場
合はフラッシュリクエストを出して信号線１１０を”１
”にする。またＦＬＱＩＯｌ内にリクエストアドレスが
ＦＬＱＩＯＩの予め設定した容量分−杯に格納されてい
てシステム制御装置２００からのフラッシュアドレスを
受付けられない場合、フラッシュビジーを出し信号線１
１１を”１”にし、システム制御装置２００に送出する
。これを受は取ったシステム制御装置２００は、図示し
ていないが、接続されている全プロセッサの処理を、と
ジーを解除されるまで、しないようにする。
フラッシュアドレスアレイ（ＦＡＡ）１０６は、ＣＡＭ
１２０上のデータのアドレスを記憶するアドレスアレイ
（ＡＡ）１０７のコピーであり、フラッシュリクエスト
を信号線１１０からリクエスト制御回路１０８の制御に
よって、信号線１１３を通して受は取り、同時にフラッ
シュアドレスをＦＬＱｌｏｌから信号線１１６及び信号
線１１２を通して受は取ると、リクエスト制御回路１０
８はＡＡ１０７上にこのフラッシュアドレスが存在する
かどうか検索し、存在すれはＦＡＡＩ０６はＡＡ１０７
に対しフラッシュアドレスを信号線１１７に、フラッシ
ュリクエストを信号線１１８に送出し、ＡＡ１０７に登
録されているアドレスを消す。
１２０上のデータのアドレスを記憶するアドレスアレイ
（ＡＡ）１０７のコピーであり、フラッシュリクエスト
を信号線１１０からリクエスト制御回路１０８の制御に
よって、信号線１１３を通して受は取り、同時にフラッ
シュアドレスをＦＬＱｌｏｌから信号線１１６及び信号
線１１２を通して受は取ると、リクエスト制御回路１０
８はＡＡ１０７上にこのフラッシュアドレスが存在する
かどうか検索し、存在すれはＦＡＡＩ０６はＡＡ１０７
に対しフラッシュアドレスを信号線１１７に、フラッシ
ュリクエストを信号線１１８に送出し、ＡＡ１０７に登
録されているアドレスを消す。
リクエスト制御回路１０８は、信号線１１１が１″の場
合には、フラッシュリクエストを信号線１１５に、フラ
ッシュアドレスを信号線１１４に出力する。従ってＦＬ
Ｑｌｏｌ内にフラッシュアドレスが一杯になってシステ
ム制御装置２００からのフラッシュアドレスが受は付け
られなくなってリクエスト／ビジー発生回路１０５でフ
ラッシュビジーが発信された場合、ＦＯＴＲ１０４のポ
インタによってＦＬＱＩＯＩがらリクエストアドレスが
読出される。即ち１サイクルでＦＬＱＩＯｌからのリク
エストアドレスが掃き出されてビジーが解除されること
になる。また、この場合、リクエスト制御回路１０８に
よって直接ＡＡ１０７にリクエストアドレスとフラッシ
ュリクエストとを送出し、キャッシュ一致処理か行われ
る。
合には、フラッシュリクエストを信号線１１５に、フラ
ッシュアドレスを信号線１１４に出力する。従ってＦＬ
Ｑｌｏｌ内にフラッシュアドレスが一杯になってシステ
ム制御装置２００からのフラッシュアドレスが受は付け
られなくなってリクエスト／ビジー発生回路１０５でフ
ラッシュビジーが発信された場合、ＦＯＴＲ１０４のポ
インタによってＦＬＱＩＯＩがらリクエストアドレスが
読出される。即ち１サイクルでＦＬＱＩＯｌからのリク
エストアドレスが掃き出されてビジーが解除されること
になる。また、この場合、リクエスト制御回路１０８に
よって直接ＡＡ１０７にリクエストアドレスとフラッシ
ュリクエストとを送出し、キャッシュ一致処理か行われ
る。
次に、本発明の第２の実施例について説明する。
第２図は本発明の第２の実施例を示すブロック図である
。
。
第２図において本第２の実施例と第１の実施例との相違
点は、ＦＡＡ１０６ａかりクエストを処理中の時、その
旨を示す処理中信号を出力する信号線１１９を設けてい
ることと、その処理中信号を受信するリクエスト制御回
路１０８ａｃｒ）！成である。
点は、ＦＡＡ１０６ａかりクエストを処理中の時、その
旨を示す処理中信号を出力する信号線１１９を設けてい
ることと、その処理中信号を受信するリクエスト制御回
路１０８ａｃｒ）！成である。
本第２の実施例のリクエスト制御回路１０８ａは、信号
線１１９か０″の時、才かは信号線１１１が”ｏ″かつ
信号線１１９が”１″の時、フラッシュリクエストを信
号線１１３に、Ｆ Ｌ Ｑ １０１からのフラッシュア
ドレスを信号線１１２に出力し、信号線１１１が１″か
つ信号線１１９か１″の時、フラッシュリクエストを信
号線１１５に、フラッシュアドレスを信号線１１４に出
力する。
線１１９か０″の時、才かは信号線１１１が”ｏ″かつ
信号線１１９が”１″の時、フラッシュリクエストを信
号線１１３に、Ｆ Ｌ Ｑ １０１からのフラッシュア
ドレスを信号線１１２に出力し、信号線１１１が１″か
つ信号線１１９か１″の時、フラッシュリクエストを信
号線１１５に、フラッシュアドレスを信号線１１４に出
力する。
従って、本第２の実施例において、ＦＬＱｌｏｌ内にフ
ラッシュアドレスか一杯になってシステム制御装置２０
０からのフラッシュアドレスか受は付けられなくなり、
リクエスト／ビジー発生回路１０５でフラッシュビジー
が発生された場合、信号線１１９により、ＦＡＡｌ、０
６ａか処理中ならば、リクエスト制御回路１０８ａは直
接ＡＡＩ０７にフラッシュアドレスとフラッシュリクエ
ストを送って、キャッシュ一致処理が行なわれ、ＦＡＡ
１０６ａが処理中てなければ、ＦＡＡ１０６ａにフラッ
シュリクエストを送り、通常のキャッシュ一致処理を行
なう。いずれの場合にせよ、第１の実施例の場合と同様
に１サイクルでＦＬＱＩｏｌからリクエストアドレスが
掃き出されビジーが解除される。
ラッシュアドレスか一杯になってシステム制御装置２０
０からのフラッシュアドレスか受は付けられなくなり、
リクエスト／ビジー発生回路１０５でフラッシュビジー
が発生された場合、信号線１１９により、ＦＡＡｌ、０
６ａか処理中ならば、リクエスト制御回路１０８ａは直
接ＡＡＩ０７にフラッシュアドレスとフラッシュリクエ
ストを送って、キャッシュ一致処理が行なわれ、ＦＡＡ
１０６ａが処理中てなければ、ＦＡＡ１０６ａにフラッ
シュリクエストを送り、通常のキャッシュ一致処理を行
なう。いずれの場合にせよ、第１の実施例の場合と同様
に１サイクルでＦＬＱＩｏｌからリクエストアドレスが
掃き出されビジーが解除される。
尚、フラッシュビジーの場合第１の実施例の場合と同様
に、ＦＯＴＲ１０４が示すポインタによってＦＬＱＩＯ
Ｉからリクエストアドレスか読出される。
に、ＦＯＴＲ１０４が示すポインタによってＦＬＱＩＯ
Ｉからリクエストアドレスか読出される。
以上、説明した構成をとることにより本発明は、システ
ム制御装置から送られてくるリクエストアドレスを貯め
ておくバッファ内に貯えられたリクエストアドレスの数
が予め定められた数を超えたことを検圧してフラッシュ
ビジーの信号を送出するフラッシュビジー信号送出手段
と、フラッシュビジーの際にフラッシュアドレスアレイ
による処理をバイパスして直接アドレスアレイに対して
キャッシュ一致処理を行うべくリクエストアドレスを送
出するアドレス送出手段かまたは、フラッシュビジーの
際にフラッシュアドレスアレイがリクエストを処理中な
らば、バッファ内のリクエストに対するキャッシュ一致
処理をフラッシュアドレスアレイでの処理をバイパスし
て直接アドレスアレイに対して行うべくアドレスアレイ
にリクエストアドレスを送出し、処理中でなければフラ
ッシュアドレスを参照の後、フラッシュアドレスアレイ
にフラッシュアドレスを送出する第２のアドレス速比手
段とを有することにより、フラッシュビジー時には、バ
ッファから１サイクルてリクエストアドレスを掃き出し
てフラッシュヒジーを解除できるので、従来方式での処
理が止まっていた他のプロセッサが後続の処理を再開す
るまでの無駄な時間を省けるのて、高速に命令を処理て
きる効果がある。
ム制御装置から送られてくるリクエストアドレスを貯め
ておくバッファ内に貯えられたリクエストアドレスの数
が予め定められた数を超えたことを検圧してフラッシュ
ビジーの信号を送出するフラッシュビジー信号送出手段
と、フラッシュビジーの際にフラッシュアドレスアレイ
による処理をバイパスして直接アドレスアレイに対して
キャッシュ一致処理を行うべくリクエストアドレスを送
出するアドレス送出手段かまたは、フラッシュビジーの
際にフラッシュアドレスアレイがリクエストを処理中な
らば、バッファ内のリクエストに対するキャッシュ一致
処理をフラッシュアドレスアレイでの処理をバイパスし
て直接アドレスアレイに対して行うべくアドレスアレイ
にリクエストアドレスを送出し、処理中でなければフラ
ッシュアドレスを参照の後、フラッシュアドレスアレイ
にフラッシュアドレスを送出する第２のアドレス速比手
段とを有することにより、フラッシュビジー時には、バ
ッファから１サイクルてリクエストアドレスを掃き出し
てフラッシュヒジーを解除できるので、従来方式での処
理が止まっていた他のプロセッサが後続の処理を再開す
るまでの無駄な時間を省けるのて、高速に命令を処理て
きる効果がある。
Ａ）、１０８，１０８ａ・・・リクエスト制御回路、１
１０〜１１つ信号線、］２０・・・キャッシュメモリ
（ＣＡＭ） 。
１０〜１１つ信号線、］２０・・・キャッシュメモリ
（ＣＡＭ） 。
Claims (1)
- 【特許請求の範囲】 １、主記憶装置の一部のデータのコピーを格納してある
キュッシュメモリを有する複数のプロセッサと、前記主
記憶装置及び入出力制御装置と、前記プロセッサ、前記
主記憶装置、前記入出力制御装置が接続されるシステム
制御装置とを備え、前記プロセッサ内に前記キャッシュ
メモリに記憶されたデータの前記主記憶装置上でのアド
レスを記憶するアドレスアレイとは別に他のプロセッサ
からの前記主記憶装置への書込みに対しキャッシュ一致
処理を行うために参照される前記アドレスアレイの写し
であるフラッシュアドレスアレイと、前記他プロセッサ
の前記主記憶装置への書込みによるキャッシュ一致処理
に対して前記システム制御装置から送られてくるリクエ
ストアドレスを貯めておくバッファとを備える情報処理
装置のキャッシュ一致処理方式において、前記バッファ
内に貯えられる前記リクエストアドレスの数が予め定め
られた数を超えたことを検出してフラッシュビジーの信
号を送出するフラッシュビジー信号送出手段と、前記フ
ラッシュビジーの際に前記フラッシュアドレスアレイに
よる処理をバイパスして直接前記アドレスアレイに対し
てキャッシュ一致処理を行うべくリクエストアドレスを
送出するアドレス送出手段とを有することを特徴とする
キュッシュ一致処理方式。 ２、前記フラッシュビジーの際に前記フラッシュアドレ
スアレイがリクエストを処理中ならば、前記バッファ内
のリクエストアドレスに対するキャッシュ一致処理をフ
ラッシュアドレスアレイでの処理をバイパスして直接前
記アドレスアレイに対して行うべく前記アドレスアレイ
に前記リクエストアドレスを送出し、前記処理中でなけ
ればフラッシュアドレスを参照の後、前記フラッシュア
ドレスアレイに前記フラッシュアドレスを送出する第２
のアドレス送出手段とを有することを特徴とする請求項
１記載のキャッシュ一致処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2216254A JPH0497459A (ja) | 1990-08-16 | 1990-08-16 | キャッシュ一致処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2216254A JPH0497459A (ja) | 1990-08-16 | 1990-08-16 | キャッシュ一致処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0497459A true JPH0497459A (ja) | 1992-03-30 |
Family
ID=16685685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2216254A Pending JPH0497459A (ja) | 1990-08-16 | 1990-08-16 | キャッシュ一致処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0497459A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8294322B2 (en) | 2008-03-28 | 2012-10-23 | Toyota Jidosha Kabushiki Kaisha | Rotating electrical machine |
-
1990
- 1990-08-16 JP JP2216254A patent/JPH0497459A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8294322B2 (en) | 2008-03-28 | 2012-10-23 | Toyota Jidosha Kabushiki Kaisha | Rotating electrical machine |
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