JPH0343649B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はキヤツシユメモリのクリア方式に関
し、特に主記憶の写しであるキヤツシユメモリの
アドレスを記憶するアドレスアレイと、更にこの
アドレスアレイの写しを持ち他のプロセツサとの
キヤツシユ一致処理を行なうフラツシユアドレス
アレイとの双方をクリアする方式に関する。

主記憶装置を複数のプロセツサで供用するマル
チプロセツサシステムでは、各プロセツサのキヤ
ツシユメモリ間でデータの不一致が生じるのを防
止する為に、他のプロセツサが主記憶装置へ書込
みを行なつた際、自プロセツサのキヤツシユメモ
リに記憶された対応する写しを無効とする所謂キ
ヤツシユ一致処理が行なわれる。このキヤツシユ
一致処理は、本来は写しのアドレスを使用して行
なわれるべきであるが、高速処理を目的としてい
る写しアドレスを他プロセツサからのアドレスの
参照にも共用することはその目的を著しく阻害す
ることになるため、アドレスアレイの写しを持つ
フラツシユアドレスアレイを設けてキヤツシユ一
致処理のためのアドレスの参照に用いることによ
り、写しのアドレスを記憶するアドレスアレイへ
のアクセス数を減らすようにしている。

ところで、システム立上げ特やシステム異常時
などにおいては、キヤツシユメモリの内容をクリ
アする必要があり、上述した主記憶のアドレスの
写しのアドレス（写アドレスという）を記憶する
アドレスアレイと、そのまた写しであるアドレス
（再写アドレスというを記憶するフラツシユアド
レスアレイとを有するキヤツシユメモリでは、キ
ヤツシユクリア要求に応答して両者をクリアする
必要がある。

〔従来の技術〕

第２図は従来のキヤツシユメモリの構成のうち
キヤツシユ一致処理とキヤツシユクリア処理を行
なう部分を示したものであり、１は主記憶の命令
語の写アドレスを記憶する記憶部１２を有する命
令用アドレスアレイ、２は主記憶のオペランドの
写アドレスを記憶する記憶部２２を有するオペラ
ンド様アドレスアレイ、３は命令アドレスの再写
アドレスを命令記憶部３２ａに、オペランドアド
レスの再写アドレスをオペランド記憶部３２ｂに
それぞれ記憶する記憶部３２を有するフラツシア
ドレスアレイである。

以下、従来におけるキヤツシユ一致処理とキヤ
ツシユメモリクリア処理の動作を説明する。

（キヤツシユ一致処理） 他のプロセツサの主記憶への書込みに際し図示
しないシステム制御装置からキヤツシユ一致処理
要求とアドレスが信号線４を介して入力される
と、フラツシユアドレスアレイ３の制御部３０
は、セレクタ３５を介してレジスタ３１に順次所
定のアドレスを格納し、命令部３２ａとオペラン
ド部３２ｂに分けられた記憶部３２から再写アド
レスを読出す。制御部３０は、この読出された再
写アドレスとシステム制御装置から入力されたア
ドレスとを比較し、一致すれば、そのアドレスに
例えばオール０を書込むことで当該再写アドレス
を無効化する。

レジスタ３１の出力は信号線５により命令用ア
ドレスアレイ１のレジスタ１０とオペランド用ア
ドスアレイ２のレジスタ２０にそれぞれセレクタ
１５，２５を介して加えられており、制御部３０
は一致がとられた時点で命令用アドレスアレイ
１、オペランド用アドレスアレイ２の制御部１
１，２１に信号線６，７を介してキヤツシユ一致
処理要求を送出する。なお、キヤツシユ一致処理
要求の送出は、無効化した再写アドレスが命令語
のものであるときは命令用アドレスアレイ１に対
してのみ行なわれ、オペランドのときはオペラン
ド用アドレスアレイ２に対してのみ行なわれ、双
方のときは両方に対して行なわれる。

命令用アドレスアレイ１の制御部１１は、キヤ
ツシユ一致処理要求を受けると、セレクタ１５を
信号線５に切換えレジスタ１０にセツト信号を送
出してレジスタ３１の内容をレジスタ１０に取込
み、レジスタ１０のアドレスが指す記憶部１２の
内容つまりキヤツシユ一致処理の対象となる写ア
ドレスを例えはオール０にすることにより当該写
アドレスを無効化する。またオペランド用アドレ
スアレイ２の制御部２１もキヤツシユ一致処理要
求を受けると、セレクタ２５を信号線５側に切換
えレジスタ２０にセツト信号を送出してレジスタ
３１の内容をレジスタ２０に取込み、レジスタ２
０が指す記憶部２２の内容を無効化する。

（キヤツシユメモリクリア処理） 信号線８によりキヤツシユクリア信号がフラツ
シユアドレスアレイ３、命令用アドレスアレイ
１、オペランド用アドレスアレイ２に加えられる
と、フラツシユアドレスアレイ３、命令用アドレ
スアレイ１、オペランド用アドレスアレイ２はそ
れぞれ独立してクリア処理を行なう。

即ち、フラツシユアドレスアレイ３の制御部３
３は、キヤツシユクリア信号を受けると、クリア
アドレス発生回路３４を起動すると共にセレクタ
３５をクリアアドレス発生回路３４側に切換え
る。これに応じてクリアアドレス発生回路３４は
記憶部３２のアドレスを０からその最大値まで発
生してセツト信号により順次レジスタ３１に格納
し、制御部３３は全てのアドレスに例えばオール
０を書込むことで再写アドレスを全てクリアす
る。また、命令アドレスアレイ１の制御部１３お
よびオペランドアレイ２の制御部２３もキヤツシ
ユクリア信号を受けると、クリアアドレス発生回
路１４，２４を起動すると共にセレクタ１５，２
５をクリアアドレス発生回路１４，２４側に切換
える。これに応じてクリアアドレス発生回路１
４，２４は記憶部１３，２２のアドレスを０から
その最大値まで発生して順次レジスタ１０，２０
に格納し制御部１３および２３は全てのアドレス
に例えはオール０を書込むことで写アドレスを全
てクリアする。

〔発明が解決しようとする問題点〕

このように、従来は、命令用アドレスアレイ
１、オペランド用アドレスアレイ２、フラツシユ
アドレスアレイ３の各々にクリアアドレス発生回
路１４，２４，３４を設けなければ、記憶部１
２，２２に記憶された写アドレスおよび記憶部３
２に記憶された再写アドレスの双方をキヤツシユ
クリア信号に応答してクリアすることができず、
ハードウエア量が嵩むという問題点があつた。

本発明はこのような従来の問題点を解決したも
ので、その目的は、少ないハードウエア量でもつ
て写アドレス、再写アドレスの双方をクリアし得
る方式を堤供することにある。

〔問題点を解決するための手段〕

本発明は、写アドレスと再写アドレスとは個別
にクリアする必要性は全くない点、およびキヤツ
シユ一致処理のためにフラツシユアドレスアレイ
からアドレスアレイにアドレスを送出する信号線
が既に存在しておりこれを使用すればクリア用ア
ドレスをフラツシユアドレスアレイからアドレス
アレイに転送し得る点に着目し、次のような構成
を採用する。

即ち、主記憶装置に記憶されたデータのアドレ
スの写しである写アドレスを記憶する写アドレス
記憶部を含むアドレスアレイとは別に、他のプロ
セツサからの記憶装置への書込みに対しキヤツシ
ユ一致処理を行なうために参照される前記アドレ
スアレイの写しである再写アドレスを記憶する再
写アドレス記憶部を含むフラツシユアドレスアレ
イを備え、該フラツシユアドレスアレイは、キヤ
ツシユ一致処理要求に応答して他のプロセツサか
ら送出されたアドレスが前記再写アドレス記憶部
に存在するか否かを判別し、存在するとき該再写
アドレスを無効にすると共に該再写アドレスと同
一内容の写アドレスが記憶されている写アドレス
記憶部のアドレスを信号線を介して前記アドレス
アレイに送出し、該アドレスアレイは送出された
アドレスが指示する前記写アドレス記憶部の写ア
ドレスを無効にするよう構成されたキヤツシユメ
モリにおける前記写アドレス記憶部と前記再写ア
ドレス記憶部のクリア方式において、 キヤツシユクリア信号に応答して前記再写アド
レス記憶部のクリア用アドレスを順次発生するク
リアアドレス発生回路と、 該クリアアドレス発生回路により発生されたア
ドレスが指示する前記再写アドレス記憶部の領域
をクリア再写アドレスクリア制御部と、 前記クリアアドレス発生回路により発生された
クリア用アドレスを前記信号線を介して前記アド
レスアレイに転送する手段と、 該手段により転送されたアドレスが指示する前
記写アドレス記憶部の領域をクリアする写アドレ
スクリア制御部とを設ける。

〔作業〕

フラツシユアドレスアレイにキヤツシユクリア
信号が入力されると、クリアアドレス発生回路で
クリア用アドレスが発生され、再写アドレスクリ
ア制御部により再写アドレス記憶部の内容がクリ
アされ、それと並行してクリアアドレス発生回路
で発生されたクリア用アドレスが転送手段により
アドレスアレイに転送され、写アドレスクリア制
御部により写アドレス記憶部の内容がクリアされ
る。

〔実施例〕

第１図は本発明の実施例の要部ブロツク図であ
り、第２図と同一符号は同一部分を示し、１６，
２６はキヤツシユクリア信号に応答して記憶部１
２，２２のクリア制御を行なう写アドレスクリア
制御部である。

実施例が第２図の従来構成と相違するところ
は、命令用アドレスアレイ１、オペランド用アド
レスアレイ２に従来設けられていたクリアアドレ
ス発生回路１４，１５を省略し、キヤツシユクリ
ア信号が信号線８を経由して命令用アドレスアレ
イ１、オペランド用アドレスアレイ２に入力され
たとき、フラツシユアドレスアレイ３のレジスタ
３１の内容を順次レジスタ１０，２０に信号線５
を経由してセツトする制御とレジスタ１０，２０
にセツトされたアドレスが指す記憶部１２，２２
の内容を全てクリアする制御を行なう写アドレス
クリア制御部１６，２６を設けた点等にある。

以下、本実施例の動作をキヤツシユ一致処理と
キヤツシユクリア処理に分けて説明する。なお、
記憶部３２の命令用記憶部３２ａは０〜255のア
ドレスが割り当てられ、オペランド用記憶部３２
ｂは256〜511のアドレスが割り当てられ、記憶部
１２，２２は共に０〜255のアドレスが割り当て
られているものとする。

（キヤツシユ一致処理） 本発明におけるキヤツシユ一致処理はほぼ従来
と同じである。即ち、他のプロセツサの主記憶へ
の書込みに際しキヤツシユ一致処理要求とアドレ
ス信号線４を介して入力されると、フラツシユア
ドレスアレイ３の制御部３０は、セレクタ３５を
介してレジスタ３１に順次所定のアドレスを格納
し、記憶部３２から再写アドレスを読出す。制御
部３０は、この読出された再写アドレスとシステ
ム制御装置から入力されたアドレスとを比較し、
一致すれば、そのアドレスに例えばオール０を書
込むことで当該再写アドレスを無効化する。

また、制御部３０は一致がとれた時点で命令用
アドレスアレイ１、オペランド用アドレスアレイ
２の制御部１１，２１に信号線６，７を介してキ
ヤツシユ一致処理要求を送出し、命令用アドレス
アレイ１の制御部１１は、キヤツシユ一致処理要
求を受けると、セツト信号を送出してレジスタ３
１の内容をレジスタ１０に取込み、レジスタ１０
のアドレスが指す記憶部１２の内容つまりキヤツ
シユ一致処理の対象となる写アドレスを例えばオ
ール０にすることにより当該写アドレスを無効化
する。なおレジスタ３１のビツト数を９ビツトと
すると、レジスタ１０およびレジスタ２０はその
下８ビツトを格納するものである。

また、オペランド用アドレスアレイ２の制御部
２１がキヤツシユ一致処理要求を受けた場合、制
御部２１は、セツト信号を送出してレジスタ３１
の内容をレジスタ２０に取込み、レジスタ２０が
指す記憶部２２の内容を無効化する。

（キヤツシユクリア処理） 信号線８によりキヤツシユクリア信号がフラツ
シユアドレスアレイ３、命令用アドレスアレイ
１、オペランド用アドレスアレイ２に加えられる
と、フラツシユアドレスアレイ３の制御部３３
は、クリアアドレス発生回路３４を起動すると共
にセレクタ３５をクリアアドレス発生回路３４側
に切換える。

これに応じてクリアアドレス発生回路３４は、
０〜511までのアドレスを所定の時間間隔で発生
し、セツト信号により順次レジスタ３１に格納す
る。制御部３３は、レジスタ３１に一つのアドレ
スが格納される毎にそのアドレスが指す記憶部３
２に例えばオール０を書込むことで再写アドレス
を全てクリアする。

一方、命令用アドレス１の制御部１６は、キヤ
ツシユクリア信号を受けると、クリアアドレスア
レイ発生回路３４からレジスタ３１に１つのアド
レスがセツトされる毎のタイミングでセツト信号
をレジスタ１０に送出してレジスタ３１の内容を
レジスタ１０に取込む制御をクリアアドレス発生
回路３４で０〜255までのアドレスが発生される
期間中行ない、且つレジスタ１０に格納されたア
ドレスが指す記憶部１２の領域に例えば全てオー
ル０を書込むことで写アドレスを全てクリアす
る。

また、オペランド用アドレスアレイ２も、キヤ
ツシユクリア信号を受けると、クリアアドレス発
生回路３４からレジスタ３１に一つのアドレスが
セツトされる毎のタイミングでセツト信号をレジ
スタ２０に送出してレジスタ３１の内容をレジス
タ２０に取り込む制御をクリアアドレス発生回路
３４で０〜255までのアドレスが発生される期間
中行ない、且つレジスタ２０に格納されたアドレ
スが指す記憶部２２の領域に例えば全てオール０
を書込むことで写アドレスを全てクリアする。

このように、本実施例によれば、フラツシユア
ドレスアレイ３に設けたクリアアドレス発生回路
３４で記憶部３２のクリア用アドレスが発生さ
れ、レジスタ３１に順次格納されているときに、
そのレジスタ３１の内容を、キヤツシユ一致処理
時に使われる信号線５を使つて順次レジスタ１
０，２０に取込むようにしたので、従来のクリア
アドレス発生回路１４，２４を省略することがで
き、ハードウエア量を少なくすることができる。

なお、レジスタ３１に一つのアドレスが格納さ
れる毎にその内容をレジスタ１０，２０にセツト
する手段としては、上記した構成以外に例えばク
リアアドレス発生回路３４からレジスタ３１に加
わるセツト信号を別の信号線によりレジスタ１
０，２０に加える構成等を採用できる。また、制
御部１６，２６がクリアアドレス発生回路３４の
動作期間全域にわたり記憶部１２，２２の内容を
クリアするように構成しても、記憶部１２，２２
の内容が２度クリアされるだけで問題はないか
ら、そのような構成にしても良い。更に、命令用
アドレスアレイとオペランド用アドレスアレイと
の区別がなく、共通のアドレスアレイを有するシ
ステムにも本発明は適用可能である。

〔発明の効果〕

以上説明したように、本発明は、フラツシユア
ドレスアレイに設けられたクリアアドレス発生回
路で発生するアドレスを、キヤツシユ一致処理時
に使用される信号線を経由してアドレスアレイに
転送し、この転送されたアドレスが指示する写ア
ドレス記憶部の領域がクリアされるように構成し
たので、アドレスアレイにい従来必要であつたク
リアアドレス発生回路を省略することができ、ハ
ードウエア量を少なくすることができる効果があ
る。

【図面の簡単な説明】

第１図は本発明の実施例の要部ブロツク図及び
第２図は従来例の構成説明図である。 図において、１は命令用アドレスアレイ、２は
オペランド用アドレスアレイ、３はフラツシユア
ドレスアレイ、４〜８は信号線、１０，２０，３
１はレジスタ、１２は命令用写アドレス記憶部、
１６は命令用クリア制御部、２２はオペランド用
写アドレス記憶部、２６はオペランド用クリア制
御部、３２は再写アドレス記憶部、３３は再写ア
ドレスクリア制御部、３４はクリアアドレス発生
回路である。

Claims (1)

1. 【特許請求の範囲】 １ 主記憶装置に記憶されたデータのアドレスの
   写しである写アドレスを記憶する写アドレス記憶
   部を含むアドレスアレイとは別に、他のプロセツ
   サからの主記憶装置への書込みに対しキヤツシユ
   一致処理を行なうために参照される前記アドレス
   アレイの写しである再写アドレスを記憶する再写
   アドレス記憶部を含むフラツシユアドレスアレイ
   を備え、該フラツシユアドレスアレイは、キヤツ
   シユ一致処理要求に応答して他のプロセツサから
   送出されたアドレスが前記再写アドレス記憶部に
   存在するか否かを判別し、存在するとき該再写ア
   ドレスを無効にすると共に該再写アドレスと同一
   内容の写アドレスが記憶されている写アドレス記
   憶部のアドレスを信号線を介して前記アドレスア
   レイに送出し、該アドレスアレイは送出されたア
   ドレスが指示する前記写アドレス記憶部の写アド
   レスを無効にするよう構成されたキヤツシユメモ
   リにおける前記写アドレス記憶部と前記再写アド
   レス記憶部のクリア方式において、 キヤツシユクリア信号に応答して前記再写アド
   レス記憶部のクリア用アドレスを順次発生するク
   リアアドレス発生回路と、 該クリアアドレス発生回路により発生されたア
   ドレスが指示する前記再写アドレス記憶部の領域
   をクリアする再写アドレスクリア制御部と、 前記クリアアドレス発生回路により発生された
   クリア用アドレスを前記信号線を介して前記アド
   レスアレイに転送する手段と、 該手段により転送されたアドレスが指示する前
   記写アドレス記憶部の領域をクリアする写アドレ
   スクリア制御部とを具備したことを特徴とするキ
   ヤツシユメモリのクリア方式。