JP2506975B2 - 情報処理装置のバッファ無効化処理方式 - Google Patents

Description

【発明の詳細な説明】 ［概要］ 任意のプロセッサから主制御装置（MCU）が逐次化要
求（Serialize）を受け際に他の複数のプロセッサのバ
ッファストレイジ（BS）を無効化させる情報処理装置の
バッファ無効化処理方式に於いて、 不必要な逐次化処理を除いてプロセッサの停止時間を
短縮することを目的とし、 主制御装置の逐次化／無効化制御部にプロセッサの無
効化要求スタック部が空か否かを示すスタック情報を予
め格納し、無効化要求を受けた際にはスタック情報を参
照して無効化要求スタック部が空であることを判別した
ときには、対応するプロセッサの逐次化処理が終了した
ものと判断して逐次化処理を行なわないように構成す
る。

［産業上の利用分野］ 本発明は、任意のプロセッサから主制御装置が逐次化
要求（Serialize）を受けた際に他の複数のプロセッサ
のバッファストレージを無効化させる情報処理装置のバ
ッファ無効化処理方式に関する。

複数プロセッサで共用する主記憶装置（MSU）を制御
する主制御装置（MCU）にあっては、任意のプロセッサ
から逐次化を伴うストア命令を受けた際には、主制御装
置経由で他の複数のプロセッサのバッファストレージを
無効化させる処理を逐次実行し、総てのバッファストレ
ージの逐次化が終了するまでストア命令を発行したプロ
セッサを停止するようにしている。

このように逐次化処理を伴うストア命令を受けた時に
他のプロセッサのバッファストレージを無効化する理由
は、複数のプロセッサで主記憶装置を共用した場合、異
なるプロセッサのバッファストレージに主記憶装置の同
一アドレスブロックが格納されている場合があり、全て
のバッファストレージを無効化しておかないと、逐次化
処理を終了した後に同一アドレスブロックをもっていた
プロセッサからの更新要求等により主記憶装置のアドレ
スブロックの内容が破壊されてしまうからである。

ところで、逐次化要求に伴うストレージバッファの無
効化にあっては、他の全てのプロセッサに対する逐次化
処理が終了するまでのあいだ、逐次化要求を行なったプ
ロセッサは処理を停止して待ち状態となるが、この逐次
化処理におけるプロセッサの停止時間は可能な限り短時
間とすることが望ましい。

［従来の技術］ 従来の無効化要求に伴うストレージバッファの無効化
処理にあっては、あるプロセッサが主制御装置に逐次化
処理を要求すると、主制御装置が他の複数のプロセッサ
に対し逐次化要求を行なってストレージバッファを無効
化させ、プロセッサからの逐次化終了信号を受けて、全
てのプロセッサの逐次化処理が終了するまで逐次化要求
を出したプロセッサは命令の実行を抑止した待ち状態に
置かれる。

［発明が解決しようとする課題］ しかしながら、このような従来のバッファ無効化処理
方式にあっては、プロセッサ側に設けている複数の無効
化要求を保持可能な無効部スタック部が空で逐次化する
必要ないに場合にも、無駄な逐次化処理を行なってお
り、複数のプロセッサに対する逐次化処理に時間がかか
り、逐次化要求を行なったプロセッサの停止時間が長く
なる問題があった。

本発明は、このような従来の問題点に鑑みてなされた
もので、不必要な逐次化処理を除くことでプロセッサの
停止時間を短縮する情報処理装置のバッファ無効化処理
方式を提供することを目的とする。

［課題を解決するための手段］ 第１図は本発明の原理説明図である。

第１図において、まず本発明は、複数プロセッサ10−
１〜10−ｎに共用される主記憶装置14を制御する主制御
装置12を有し、各プロッサ10−１〜10−ｎ側に、主記憶
装置14の任意のアドレスブロックの内容及び周辺回路の
タグ情報を格納するバッファストレージ16と、複数の無
効化要求を保持可能な無効化要求スタック部18とを設
け、一方、主制御装置12には、各プロセッサ10−１〜10
−ｎのバッファストレイジ16に格納されているバッファ
無効化処理に必要なダク情報の写し及びその読出し／書
込みのための周辺回路と無効化／逐次化要求をプロセッ
サに送出するための回路から成る逐次化／無効化制御部
20を設けた情報処理装置を対象とする。

このような情報処理装置に対し本発明のバッファ無効
化処理方式にあっては、まず主制御装置12の逐次化／無
効化制御部20に各プロセッサ10−１〜10−ｎの無効化要
求スタック部18が空であるか否かを示すスタック情報SE
−１〜SE−ｎを予め格納し、逐次化／無効化制御部20が
各プロセッサ10−１〜10−ｎに対し逐次化処理を実行す
る際には前記スタック情報SE−１〜SE−ｎを参照して無
効化要求スタック部18が空であることを判別した時に
は、対応するプロセッサの逐次化処理は終了したものと
判断するように構成する。

［作用］ このような本発明のバッファ無効化処理方式にあって
は、特定のプロセッサから逐次化要求を受けた時に、主
制御装置で他のプロセッサの無効化要求スタック部が空
にあるか否かを判断し、無効化要求スタック部が空であ
る場合には、既に逐次化処理は終了したものと判断する
ことから、不必要な逐次化処理を行なう必要がなく、逐
次化を必要とするプロセッサに対してのみ逐次化を要求
してストレージバッファを無効化するため、複数プロセ
ッサに対する逐次化処理時間を大幅に短縮することがで
き、逐次化要求を行なったプロセッサの停止時間を最小
限に抑えることができる。

［実施例］ 第２図は本発明の情報処理装置における複数プロセッ
サ10−１〜10−ｎにより共用される主記憶装置（MSU）
を制御するための主制御装置（MCU）の実施例構成図で
ある。

第２図において、22−１〜22−ｎはプロセッサ10−１
〜10−ｎ毎に設けられたポートであり、プロセッサから
送出された処理要求、例えば本発明のバッファ無効化処
理のための逐次化要求が保持される。24は優先権回路で
あり、ポート22−１〜22−ｎに保持されたプロセッサか
らの要求を予め定めた優先順位に従って選択する。26は
メインストレージレジスタ（MSR）であり、優先権回路2
4で選択された要求アドレスを格納する。このメインス
トレージレジスタ26の格納アドレスは主記憶装置（不図
示）に与えられる。

一方、主制御装置12にはコンペアアドレスレジスタ
（CAR）28、タグ情報メモリ30、比較回路32及びバッフ
ァ無効化レジスタ（BIR）34を備えた回路部36が設けら
れ、回路部36はプロセッサ10−１〜10−ｎ毎に設けら
れ、この実施例にあっては、例えば任意のプロセッサ10
−ｉに対応した回路部36のみを示している。

回路部36のコンペアアドレスレジスタ28にはメインス
トレージレジスタ26のアドレスがセットされる。コンペ
アアドレスレジスタ28にプロセッサ10−１からの無効化
要求に対応したアドレスがセットされると、予め定めた
下位ビットによりタグ情報メモリ30をアクセスすると同
時に上位ビットを比較回路32の一方に入力し、下位ビッ
トによるダク情報メモリ30のアクセスで無効化要求の判
別結果が得られたときに比較回路32が比較出力を生じて
コンペアアドレスレジスタ28の内容をバッファ無効化レ
ジスタ34にセットし、バッファ無効化レジスタ34により
プロセッサに対する無効化／逐次化要求信号を出力でき
るようにする。

タグ情報メモリ30には、後の説明で明らかにするプロ
セッサ10−１に設けた無効化要求スタック部のコピーが
TAG−２として格納されている。

一方、主制御装置12には逐次化制御回路20aが設けら
れ、本発明にあっては逐次化制御回路20に対し、後の説
明で明らかにするプロセッサ10−１〜10−ｎに設けてい
る無効化要求スタック部が空か否かを示すスタック情報
としてBISE−１〜BISE−ｎが与えられており、また各プ
ロセッサからの逐次化完了信号も与えられる。

逐次化制御回路20は全てのプロセッサ10−１〜10−ｎ
に逐次化完了信号を受けると全ての逐次化処理が完了し
たことを示す逐次化完了信号を出力する。

このような逐次化制御回路20aに対しては、バッファ
無効化レジスタ34の出力が与えられており、バッファ無
効化レジスタ34の出力を受けて逐次化制御回路20aは逐
次化要求を行なうプロセッサに対応した無効化要求スタ
ック部が空か否かを示すBISE−ｉ信号を判断回路38に出
力する。判断回路38は逐次化制御回路20からのスタック
情報信号BISE−ｉから対応するプロセッサの無効化要求
スタック部が空であることを判別すると、バッファ無効
化レジスタ34による無効化／逐次化要求信号の出力を中
止する。勿論、判断回路38は逐次化制御回路20aから得
られたスタック情報信号BISE−ｉが対応するプロセッサ
の無効化要求スタック部が空でないと判別したときに
は、バッファ無効化レジスタ34の出力による無効化／逐
次化要求信号を出力するようになる。

第３図は第２図の主制御装置12のポート22−１〜22−
ｎに対し接続されるプロセッサ側の無効化要求スタック
部及びストレージバッファの一実施例を示した実施例構
成図である。

第３図において、40はバッファ入力レジスタ（BIIR）
であり、バッファ入力レジスタ40に第２図に示した主制
御装置12からの無効化／逐次化要求信号が保持される。
バッファ入力レジスタ40に続いては、プロセッサ10−１
〜10−ｎの数に相当した無効化スタックレジスタ（BIS
R）42−１〜42−ｎが設けられ、無効化スタックレジス
タ42−１〜42−ｎによって複数の無効化要求を保持する
ことができる。無効化要求スタックレジスタ42−１〜42
−ｎの出力は優先権回路44に入力され、優先権回路44に
より先入先出方式に従って無効化スタックレジスタ42−
１〜42−ｎの一つが選択される。

優先権回路44に続いては、複数のタグアドレスレジス
タ（TAR）46−１〜46−ｎが設けられ、各タグアドレス
レジスタ46−１〜46−ｎにバッファストレージ16−１〜
16−ｎを接続しており、バッファストレージ16−１〜16
−ｎには適宜のタグ情報TAG1〜TAGnが格納されている。

次に、第４図を参照して本発明のバッファ無効化処理
方式による制御動作を説明する。

尚、第４図は（ａ）に本発明の処理動作を示し、
（ｂ）に従来方式の処理動作を示している。

今、プロセッサ10−１で逐次化処理が必要になったと
すると、プロセッサ10−１は命令の実行を停止し、第２
図に示した主制御装置12に対し逐次化処理を要求する。

即ち、プロセッサ10−１からの逐次化要求は第２図の
ポート22−１で保持され、優先権回路24で選択されてメ
インレジスタ26に格納され、更に回路部36のコンペアア
ドレスレジスタ28にセットされる。コンペアアドレスレ
ジスタ28に逐次化要求がセットされ、次にバッファ無効
化レジスタ34にコンペアアドレスレジスタ28の内容をセ
ットし、バッファ無効化レジスタ34の出力により逐次化
制御回路20aに対し、任意のプロセッサ10−ｉに設けて
いる無効化要求スタック部が空か否かを示すスタック情
報信号BISE−ｉを取り出して判断回路38に与える。ここ
で、スタック情報SISE−ｉが無効化要求スタック部が空
であることを示していたとすると、判断回路38はプロセ
ッサ10−ｉに対する無効化／逐次化要求信号の出力を抑
止する。

このようにして全てのプロセッサに対する逐次化処理
が終了すると、逐次化制御回路20aは逐次化要求を行な
ったプロセッサ10−１に対し逐次化完了信号ENDを送出
し、この主制御装置12からの逐次化完了信号ENDを受け
て停止状態にあったプロセッサ10−１は命令の実行を開
始するようになる。

勿論、判断回路38で逐次化制御装置20aから得られた
スタック情報信号SISEから無効化要求スタック部が空で
ない場合には、従来方式と同様に対応するプロセッサに
対し、無効化／逐次化要求信号を出力してストレージバ
ッファの無効化を行なわせるようになる。

このような第４図（ａ）に示した本発明の制御装置に
対し、同図（ｂ）に示した従来方式にあっては、同様に
プロセッサ10−１から逐次化要求が主制御装置12に出さ
れると、ポート22−１、優先権回路24、メインストレー
ジレジスタ26、コンペアアドレスレジスタ28、バッファ
無効化レシスタ34の順に逐次化要求がセットされ、この
逐次化要求を受けて例えばプロセッサ10−ｉがバッファ
入力レジスタ40、無効化スタックレジスタ42−ｉ、タグ
アドレスレジスタ16−ｉと逐次化要求をセットして逐次
化要求以前のバッファストレージの無効化を行なう。バ
ッファストレージの無効化が終了すると主制御装置12に
対しプロセッサ10−ｉの逐次化完了信号END−ｉを出力
し、以下同様に他の全てのプロセッサに対する逐次化要
求を行なって最終的に主制御装置12は逐次化要求を行な
ったプロセッサ10−１に逐次化完了信号ENDを送出する
ようになる。

この結果、第４図に示すように、例えば同図（ａ）の
本発明にあっては、全てのプロセッサで逐次化を行なう
必要がなかった場合に対し、逐次化の必要がなくても逐
次化要求を行なっていた従来方式に比べ、Ｔ時間分だけ
逐次化処理時間を短縮することができ、これによって逐
次化要求を行なったプロセッサの停止時間を大幅に短縮
することができる。

［発明の効果］ 以上説明してきたように本発明によれば、逐次化要求
に対し主制御装置に予め格納されている各プロセッサの
無効化要求スタック部が空か否かを示すスタック情報を
参照し、スタック情報から無効化要求スタック部が空で
ある場合には、対応するプロセッサに対する逐次化要求
を行なわないため、複数プロセッサのバッファストレー
ジを無効化するための逐次化処理時間を大幅に短縮して
逐次化要求を行なったプロセッサの停止時間を最小限に
押えることができ、多数プロセッサで主記憶装置を共用
する多重処理システムの性能を大幅に向上することがで
きる。

【図面の簡単な説明】

第１図は本発明の原理説明図； 第２図は本発明の主制御装置の実施例構成図； 第３図は本発明のプロセッサ側の実施例構成図； 第４図は本発明と従来方式の対比説明図である。 図中、 10−１〜10−n:プロセッサ 12:主制御装置（MCU） 14:主記憶装置（MSU） 16,16−１〜16n:バッファストレージ 18:無効化要求スタック部 20:逐次化／無効化制御部 20a:逐次化制御回路 22−１〜22−n:ポート 24,44:優先権回路 26:メインストレージレジスタ（MSR） 28:コンペアアドレスレジスタ（CAR） 30:タグ情報メモリ 32:比較回路 34:バッファ無効化レジスタ（BIR） 36:回路部 38:判断回路 40:バッファ入力レジスタ（BIIR） 42−１〜42−n:無効化スタックレジスタ（BISR） 46−１〜46−n:タグレジスタ（TAR）

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】複数プロセッサ（10−１〜10−ｎ）に共用
   される主記憶装置（14）を制御する主制御装置（12）を
   有し、 前記プロセッサ（10−１〜10−ｎ）に、前記主記憶装置
   （14）の任意のアドレスブロックの内容及びタグ情報を
   格納するバッファストレイジ（16）と、 複数の無効化要求を保持可能な無効化要求スタック部
   （18）を設け、 前記主記憶装置（12）には、前記各プロセッサ（10−１
   〜10−ｎ）のバッファストレイジ（16）に格納されてい
   るバッファ無効化処理に必要なタグ情報の写し及びその
   読出し／書込みのための周辺回路と無効化／逐次化要求
   をプロセッサに送出するための回路から成る逐次化／無
   効化制御部（20）を設けた情報処理装置に於いて、 前記主制御装置（12）の逐次化／無効化制御部（20）に
   前記各プロセッサ（10−１〜10−ｎ）に設けた無効化要
   求スタック部（18）が空であるか否かを示すスタック情
   報（SE−１〜SE−ｎ）を予め格納し、該逐次化無効化制
   御部（20）が逐次化処理を実行する際には前記スタック
   情報（SE−１〜SE−ｎ）を参照して無効化要求スタック
   部（18）が空であることを判別した時には、対応するプ
   ロセッサの逐次化処理が終了したものと判断することを
   特徴とする情報処理装置のバッファ無効化処理方式。