JPH01266643A

JPH01266643A - キャッシュ制御方式

Info

Publication number: JPH01266643A
Application number: JP63095095A
Authority: JP
Inventors: Hisashi Okamoto; 久岡本; Katsuyuki Okada; 勝行岡田; Arata Futagami; 二神　新
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1988-04-18
Filing date: 1988-04-18
Publication date: 1989-10-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（１）発明の属する分野の説明本発明は情報処理システムに用いられるキャッシュメモ
リのキャッシュ制御方式に関するものである。

（２）従来の技術の説明キャッシュメモリへの書き込みに対応するキャッシュ制
御方式には以下の方式がある。

（ｉ）方式１プロセッサからの書き込みアクセス時、常に主メモリを
新しいデータで更新する方式。

キャッシュメモリは、キャフシエ内エントリーアドレス
と一致した場合、データを更新するが、キャッシュメモ
リ内にマツチするエントリーがない場合にはキャッシュ
を更新する場合とそのままにしておく場合とがある。

（１１）方式２プロセッサからの書き込みアクセスをキャッシュメモリ
に対してのみ実行する方式、キ中、シュメモリ内に該当
するエントリーが無い場合、主メモリから読み出した後
更新を行う、主メモリは書き込みがあったキャッシュ内
エントリーにリプレースが生じた場合に更新する。また
、キャッシュメモリ内に該当するエントリーが無い場合
、主メモリから読み出した後書き込みを行う。

以下、説明では方式１をライトスル一方式、方式２をコ
ピーバック方式と呼ぶ。

従来、キャッシュメモリはシステムから要求される性能
、コスト条件等により上記の両方式のどちらかで構成さ
れ情軸処理システムに通用されてきた。しかし、どらら
かの方式を固定的に用いた場合、特にマルチプロセッサ
を構成する場合に以下のような欠点があった。

各プロセッサのキャッシュメモリがライトスル一方式を
とる場合、書き込みは主メモリへのアクセスを必要とす
るため、キャッシュメモリと主メモリの記憶内容の一致
性は保証できるが、書き込みはすべて主メモリへアクセ
スすることとなり。

主メモリへのアクセス率は各プロセッサの書き込みアク
セス率とプロセッサ台数に比例して増加する。このため
、主メモリのアクセス競合がネックとなりシステム性能
が抑えられる欠点があった。

各プロセッサのキャッシュメモリがコピーバック方式を
とる場合、書き込みアクセスをキャッシュメモリが受は
付けるため、主メモリへのアクセス率は減少しライトス
ル一方式に比ベシステム性能は向上する。しかし、主メ
モリのデータ更新はキャッシュメモリ内にリプレースが
生じるまで行わないので、この更新前に各プロセッサが
同一アドレスにアクセスを行った場合、各プロセッサの
キャッシュメモリの記憶内容と主メモリの記憶内容の一
致性を保証出来ないため、処理の矛盾が発生する恐れが
あった。

（３）発明の目的本発明はこれらの欠点を解決するため、アドレス空間を
複数の群に分割し、ライトスル一方式でキャッシュ制御
を行う領域群と、コピーバンク方式でキャッシュ制御を
行う領域群とに分けて、プロセッサからのアクセス毎に
、アドレス情報からこの領域判定を行えるようにしたも
ので１本発明を用いて、全プロセッサから共通にアクセ
スされキャッシュメモリと主メモリとの内容が常に一致
していることを要求される共通メモリ領域ではライトス
ル一方式を、各プロセッサで個別にアクセスされ共通メ
モリ領域のようなデータ更新の同時性を必要としない個
別メモリ領域にはコピーバック方式を用いることにより
、キャッシュメモリと主メモリとの記憶内容の一致性を
保証し、且つ。

主メモリアクセス率を減少させシステム性能の向上を図
ることを目的としたものである。以下図面について詳細
に説明する。

（４）発明の構成および作用の説明第１図は本発明を説明するに当たってのマルチプロセッ
サの構成例を示す、ｌはプロセッサ、２はキャッシュメ
モリ、３は主メモリ、４はシステムバス、５はローカル
バス、主メモリ３内のＩＭ０〜ＩＭｎは個別メモリ領域
、ＣＭは共通メモリ領域である。

プロセッサ１はローカルバス５．システムバス４を介し
てキャッシュメモリ２．主メモリ３ヘメモリアクセスを
行う。

主メモリ３は各プロセッサＩ　　０＝Ｉ−ｎが個別にア
クセスするＩＭＯ−ｎと全プロセッサが共通的にアクセ
スできるＣＭに分かれている。各プロセッサは自ＩＭと
ＣＭにメモリアクセスを行なう。

キャッシュメモリ２は、プロセッサｌからのアクセスを
受は付けるとそのアドレスより領域判定を行い、コピー
バンク方式か、ライトスル一方式かを判定して動作する
。

第２図は本発明の実施例であって、第１図のキャッシュ
メモリ２を詳細に表したものである。２はキャッシュメ
モリ、５はローカルバス、４はシステムバス、６はロー
カルバスインタフェース。

１５はシステムバスインタフェース、７はアドレスバッ
ファ、１３はアドレスバッファ、１２はデ−タバッファ
、１４はデータバッファ、８はキャッシュ制御方式選択
用比較回路、９はタグメモリとキャツシュヒツト検出回
路、１０はデータメモリ部、１１はキャッシュメモリ制
御回路、ＡＢＵＳはアドレスバス、ＤＢＵＳはデータバ
ス、　　ＣＭＰＯＵＴはキャッシュ制御方式選択信号、
ＴＡＧＯＵＴはキャツシュヒツト検出信号、ＣＴＬＯＵ
Ｔはシステムバス制御信号である。

以下、動作を順に追って説明する。

プロセッサ１がメモリアクセスを行う場合、ローカルバ
ス５を介してキャッシュメモリ２にアクセスを行う、キ
ャッシュメモリ２はローカルバス５からローカルバスイ
ンタフェース６を経由して読み出し時にはアドレスバッ
ファ７にアドレス情報を、書き込み時にはアドレスバッ
ファ７にアドレス情報、データバッファ１２にデータを
取り込む６次にアドレスバッファ７からアドレスバスを
介してキャッシュ制御方式選択用比較回路８．タグメモ
リとキャツシュヒツト検出回路９．データメモリ部１０
にアドレス情報を送出する。キャッシュ制御方式選択用
比較回路８はメモリ領域判定用のアドレス情報を持ち、
これとアドレスバスからのアドレスとを比較して、キャ
ッシュメモリ制御回路１１にライトスル一方式で動作す
るかコピーバック方式で動作するかをキャッシュ制御方
式選択信号を介して通知する。タグメモリとキャッシュ
ヒント検出回路９はアドレスバスのアドレス情軸とタグ
メモリとキャッシュヒント検出回路９内のエントリーと
を比較してキャッシュヒント・ミスヒントを検出し、結
果をキャッシュヒント検出信号を通してキャッシュメモ
リ制御回路１１に通知する。

以下は、上記のキャッシュ制御方式選択用比較回路８．
タグメモリとキャッシュヒント検出回路９の判定結果よ
り、状態を場合分けして動作を説明する。

■読み出しアクセスでキャッシュヒントした場合この場
合はキャッシュ制御方式に関係なく以下の様に動作する
。

データメモリ部１０はアドレスバスのアドレス情報より
メモリ内容を読み出し、データバスへ送出する。読み出
されたデータはデータバッファ１２に取り込まれ、ロー
カルバスインタフェース６、ローカルバス５を介してプ
ロセッサ１に送出される。

■読み出しアクセスでキャッシュミスヒツトの場合（ｉ）ライトスル一方式の場合アドレス情報はアドレスバスからアドレスバッファ１３
に取り込まれる。その後。

キャッシュメモリ制御回路１１の制御によリシステムバ
スインタフェース１５．システムバス４を介して主メモ
リ３にアクセスを行い、読み出し結果をデータバッファ
１４に取り込む、データバッファ１４のデータはデータ
バス、データバッファ１２．ローカルバスインタフェー
ス６を経由してプロセンサーに送出される。また、デー
タメそり部１０も内部データをパージした後データを受
は取りキャッシュメモリの更新を行う、同時にタグメモ
リとキャッシュヒント検出回路９のメモリ内容も更新す
る。

（ｉｉ　）コピーバンク方式の場合アドレス情報はアドレスバスからアドレスバッファ１３
に取り込まれる。その後。

キャッシュメモリ制御回路１１の制御によりシステムバ
スインタフェース１５．システムバス４を介して主メモ
リ３にアクセスを行い、読み出し結果をデータバッファ
１４に取り込む、このとき、データメモリ部１０にリプ
レースが必要なデータがある場合、キャッシュメモリ制
御回路１１は対応するデータを読み出し一時的に保持す
るとともに、主メモリ３からのデータをデータメモリ部
ｌＯに格納し、タグメモリとキャッシュヒント検出回路
９のメモリ内容も更新する。また、データバッファ１４
のデータをデータバスに送出し、データバッファ１２、
ローカルバスインタフェース６、ローカルバス５を経由
してプロセッサ１に送出する。

プロセッサ１へのデータ送出が終了すると、キャッシュ
メモリ制御回路１１はデータメモリ部１０から読み出し
たデータを主メモリ３へ書き込み、データ更新を行う。

■書き込みアクセスでキャツシュヒツトの場合（ｉ）ラ
イトスル一方式の場合アドレス情報はアドレスバスからアドレスバッファ１３
に、データはデータバスからデータバッファ１４に取り
込まれ、キャッシュメモリ制御回路１１の制御によりシ
ステムバスインタフェース１５．　　システムバス４を
介して主メモリ３に書き込みが行われる。これと同時に
データメモリ部１０はメモリ内容の更新を行う。

（ｉｉ）コピーバック方式の場合書き込みデータはデータメモリ部ＩＯに書き込まれる。

■書き込みアクセスでキャッシュミスヒントの場合（ｉ）ライトスル一方式の場合アドレス情報はアドレスバスからアドレスバッファ１３
に、データはデータバスからデータバッファ１４に取り
込まれ、キャノシュメそり制御回路１１の制御によりシ
ステムバスインタフェース１５．システムバス４を介し
て主メモリ３に書き込みが行われる。キャッシュは更新
する場合とそのままにしておく場合がある。

（１１）コピーバンク方式の場合キャッシュメモリ制御回路１１はデータメモリ部１０か
らリプレースが必要なデータを読み出し一時的に保持す
るとともに。

主メモリ３から書き込みアクセスされた該当アドレスの
データを読み出し、データメモリ部１０に書き込む、そ
の後、キャッシュメモリ制御回路１１はプロセッサｌか
らの書き込みデータをデータメモリ部１０に上書きする
。書き込み動作終了後、データメモリ部１０から読み出
し一時保持してあったデータを主メモリ３に書き込む。

以上のような動作を行うことにより、キャッシュメモリ
と主メモリの内容が常に一致していることを要求される
メモリ領域の一致制御が容易にでき、且つ、主メモリア
クセス率を減少させてシステム性能の向上をはかること
ができる。

なお、上記の説明ではキャッシュ制御方式選択のための
アドレス判定機能をキャッシュメモリに持たせた例で説
明したが、プロセッサ１にアドレス判定機能を設け、キ
ャッシュメモリはプロセッサ１からの指示をうけてキャ
ッシュ制御方式を動的に変更する方式でもよい。

また、キャッシュのライトスルー、コピーバック動作は
上記以外の手順を採っても同様の効果が得られる。

（５）効果の説明以上説明したように９本発明によれば、プロセッサが個
別にアクセスするメモリ領域はコピーバック方式を用い
ることにより主メモリアクセス率を減少させ、また、全
プロセッサからアクセスされる共通メモリ領域はライト
スル一方式により。

キャッシュメモリと主メモリの一致制御が容易に行える
ためシステムの高性能化、キャッシュ−数詞？Ｉｌ＋の
容易化が図れる利点がある。

【図面の簡単な説明】

第１図は本発明を説明するに当たってのマルチプロセッ
サの構成例、第２図は本発明の実施例である。１・・・プロセッサ、２・・・キャッシュメモリ、３・
・・主メモリ、４・・・システムバス、５・・・ローカ
ルバス。ＩＭＯ〜ＩＭｎ・・・個別メモリ領域、ＣＭ・・・共通
メモリ領域、６・・・ローカルバスインタフェース、１
５・・・システムバスインタフェース、７・・・アドレ
スバスツ１．１３・・・アドレスバッファ１１２・・・
データバッファ、１４・・・データバッファ、８・・・
キャッシュ制御方式選択用比較回路、９・・・タグメモ
リとキャツシュヒツト検出回路、１０・・・データメモ
リ部、１１・・・キャッシュメモリ制御回路、ＡＢＵＳ
・・・アドレスバス、ＤＢＵＳ・・・データバス、ＣＭ
ＰＯＵＴ・・・キャッシュ制御方式選択信号、ＴＡＧＯ
ＵＴ・・・キャツシュヒツト検出信号、ＣＴＬＯＵＴ・
・・システムバス制御信号である。特許出願人　日本電信電話株式会社

Claims

【特許請求の範囲】プロセッサ、キャッシュメモリ、主メモリを構成要素と
して持つ情報処理システムにおいて、アドレス空間を複
数の群に分割し、書き込み要求時にキャッシュメモリと主メモリとの内容
を同時に更新する領域群１と、書き込み要求時にキャッシュメモリの内容を更新し、そ
の後キャッシュメモリが自律的に主メモリの内容を更新
する領域群２とに分け、メモリアドレス情報により書き込み要求が領域群１、２
のいずれのアクセスかを判定して上記の書き込み制御を
行う手段を有することを特徴とするキャッシュ制御方式。