JPH0553912A - キヤツシユメモリの制御方法 - Google Patents

Abstract

(57)【要約】 【構成】 ライトバック方式のキャッシュメモリ２と、
他のアクセス手段３、４が共有メモリ６を共通して使用
する構成において、キャッシュメモリのみを書換え、共
有メモリは書き換えていないデータが有り、かつ他のア
クセス手段が、そのデータと同じアドレスで共有メモリ
にアクセスした場合、共有メモリは他のアクセス手段に
対し、再実行を指示し、他のアクセス手段はキャッシュ
メモリからの前記データが共有メモリに書き戻されるま
で、そのデータへの再実行を繰り返す。 【効果】 他のアクセス手段の処理が高速に行われ、か
つキャッシュメモリと他のアクセス手段とのデータの整
合をとるための特別な構成が不要となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はキャッシュメモリの制御
方法に関し、特に、共有メモリを用いる他のアクセス手
段からのアクセス時の制御方法に関する。

【０００２】

【従来の技術】従来より、計算機システムにおいて、高
速で小容量なキャッシュメモリと、低速で大容量な共有
メモリとを組み合わせて使用することにより、計算機シ
ステムの性能を向上させる方式は、一般によく知られて
いる。これは、計算機システム上で実行されるプログラ
ムのメモリアクセスにおいては局所性があるという性質
を利用したものである。プロセッサから共有メモリへの
アクセスに際し、アクセスが行われたデータを共有メモ
リからキャッシュメモリにコピーすることにより、メモ
リアクセスの大部分を高速なキャッシュメモリへのアク
セスで済ませ、低速な共有メモリへのアクセスの頻度を
削減させることができる。

【０００３】例えば、プロセッサからの読出し要求のメ
モリアクセスに対して、要求を受けたキャッシュメモリ
内にそのデータが存在しない場合、該キャッシュメモリ
は要求されたデータを共有メモリからコピーすると共
に、プロセッサへ要求されたデータを返送する。一方、
プロセッサからの書き込み要求のメモリアクセスに対し
て、要求を受けたキャッシュメモリ内にそのデータが存
在する場合には、該キャッシュメモリのデータのみを書
換え、共有メモリは書き換えず、必要に応じて共有メモ
リを書き換えるライト・バック方式が一般的に知られて
いる。

【０００４】図２に、ライト・バック方式のキャッシュ
メモリを備えたキャッシュメモリシステムの構成を示
す。図のシステムは、ＣＰＵ（中央処理装置）１０１、
１０２、１０３と、キャッシュメモリ１０４、１０５、
１０６と、共通バス１０７と、共有メモリ１０８とから
なる。ＣＰＵ１０１、１０２、１０３と、キャッシュメ
モリ１０４、１０５、１０６は、それぞれローカルバス
で接続され、キャッシュメモリ１０４、１０５、１０６
と共有メモリ１０８は、共有バス１０７を介して接続さ
れている。また、キャッシュメモリ１０４、１０５、１
０６は、自キャッシュメモリ内に格納しているデータを
示すためのタグメモリを備えている。このようなキャッ
シュメモリシステムにおいて、あるキャッシュメモリ内
で書換えを行い、まだ共有メモリ１０８を書き換えてい
ないデータ（以下、このデータをｗｍデータと称する）
が存在する場合、共有メモリ１０８内のデータは古いデ
ータとなる。従って、ｗｍデータと同じアドレスで他の
キャッシュメモリが共有メモリ１０８にアクセスを行っ
てしまうと、キャッシュメモリ間でのデータの整合が保
てなくなってしまう。

【０００５】例えば、キャッシュメモリ１０４の０番地
がデータＡのｗｍデータで共有メモリ１０８の０番地の
データがａであった場合、キャッシュメモリ１０５が、
共有メモリ１０８の０番地を読み出すと、キャッシュメ
モリ１０５の０番地のデータはａになってしまい、キャ
ッシュメモリ１０４とキャッシュメモリ１０５のデータ
の整合性がなくなってしまう。そこで、キャッシュメモ
リ間でのデータの整合を保つために、キャッシュメモリ
内の各データ毎に、ｗｍデータの状態であることを示す
１ビットのフラグを設けている。図中、１０４ａ、１０
５ａ、１０６ａは、そのｗｍデータ識別フラグ付きタグ
を示す。そして、あるキャッシュメモリ内のｗｍデータ
識別フラグが点火されている（ｗｍデータである状態）
データに対して、他のキャッシュメモリから共有メモリ
１０８にアクセスがあった場合には、そのキャッシュメ
モリは監視していた共有バス１０７のアドレスと自キャ
ッシュメモリ内のタグメモリに登録されたデータの一致
を検出し、しかも該アドレスのｗｍデータ識別フラグが
点火しているので、自キャッシュメモリが有する更新済
のデータを該アドレスに反映させることが必要となる。
そこで、アクセスを行ったキャッシュメモリに、共有メ
モリ１０８に対するアクセスが無効であることを通知す
る信号を送出し、その後に自キャッシュメモリ内のデー
タを共有メモリ１０８に送出していた。

【０００６】このような、更新済のデータを他のキャッ
シュメモリの共有メモリ１０８へのアクセスに反映させ
る方法として、次の第１および第２の方法があった。図
３は、第１の方法によるキャッシュメモリシステムの構
成図である。図のシステムは、各キャッシュメモリ１０
４、１０５、１０６内に、自キャッシュメモリにおいて
共有メモリ１０８に対するアクセスが無効であることを
通知した全てのデータのアドレスを記憶しておくための
記憶手段１０４ｂ、１０５ｂ、１０６ｂを備えている。
このようなシステムにおいて、例えば、キャッシュメモ
リ１０４がｗｍデータとして０番地のデータと２０番地
のデータを有しているとする。今、キャッシュメモリ１
０５が、共有メモリ１０８の０番地にアクセスしたとす
ると、キャッシュメモリ１０４は監視していた共有バス
１０７のアドレスと、自キャッシュメモリ内のタグとの
一致を検出し、キャッシュメモリ１０５の共有メモリ１
０８に対するアクセスが無効であることを通知する信号
をキャッシュメモリ１０５に対して送出し、かつキャッ
シュメモリ１０４の記憶手段１０４ｂに０番地のアドレ
スを登録する。次に、キャッシュメモリ１０６が、キャ
ッシュメモリ１０４の０番地のデータを共有メモリ１０
８に書き戻すよりも先に、共有メモリ１０８へ２０番地
をアクセスすると、キャッシュメモリ１０４はキャッシ
ュメモリ１０６に対しても共有メモリ１０８に対するア
クセスが無効であることを通知する信号を送出し、２０
番地のアドレスを記憶手段１０４ｂに登録する。その後
に、０番地と２０番地のデータを共有バス１０７に出力
するよう制御を行っていた。

【０００７】図４は、第２の方法によるキャッシュメモ
リシステムの構成図である。図のシステムは、共通バス
１０７のアクセス順序の制御を行う制御装置１０９を備
えている。ここで、例えば、上述した第１の方法の場合
と同様に、キャッシュメモリ１０４がｗｍデータとして
０番地のデータと２０番地のデータを有しているとす
る。今、キャッシュメモリ１０５が、共有メモリ１０８
の０番地にアクセスしたとすると、キャッシュメモリ１
０４は、その番地のアクセスが無効であることを通知す
る信号を共通バス１０７に送出する。これにより、制御
装置１０９は、優先的にキャッシュメモリ１０４に０番
地のデータを共有メモリ１０８に書き戻させるよう制御
を行うが、更に、上記第１の方法の場合と同様に、キャ
ッシュメモリ１０４が０番地のデータを共有メモリ１０
８に書き戻すよりも前に、キャッシュメモリ１０６が共
有メモリ１０８へ２０番地のデータをアクセスした場
合、制御装置１０９は、キャッシュメモリ１０６の２０
番地へのアクセスを抑止し、キャッシュメモリ１０４に
０番地のデータを共有メモリ１０８に書き戻させるよう
制御を行っていた。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来の制御方法では、以下に述べるような問題点があっ
た。即ち、第１および第２の方法において、ｗｍデータ
に対してアクセスを行うキャッシュメモリは、このｗｍ
データのアクセスが無効であることを通知された場合
は、再実行を繰り返すことなく、改めてアクセスを行っ
ていたため、処理の高速化を図ることができなかった。
特に第２の方法ではｗｍデータ以外のデータに対するア
クセスも抑止されるため、システム性能が大きく低下し
ていた。

【０００９】しかも、第１の方法では、共有メモリ１０
８に対するアクセスが無効であることを通知した全ての
データのアドレスを、そのデータを共有メモリ１０８に
書き戻すまで記憶しておくための記憶手段１０４ａ、１
０５ａ、１０６ａと、その制御のための装置も必要であ
った。また、第２の方法においても、共通バス１０７の
アクセス順序を制御するための専用の制御装置１０９が
必要であった。このように、従来の制御方法では、キャ
ッシュメモリのアクセスを制御するために多くのハード
ウェアが必要であり、構造が複雑でコスト高になってし
まうという問題点もあった。本発明は、上記従来の問題
点を解決するためになされたもので、処理の高速化を図
ると共に、構成を簡素化してコストダウンを図ることが
できるキャッシュメモリの制御方法を提供することを目
的とする。

【００１０】

【課題を解決するための手段】本発明のキャッシュメモ
リの制御方法は、ライトバック方式のキャッシュメモリ
と、他のアクセス手段とが共通の共有メモリを用いるキ
ャッシュメモリの制御方法において、前記キャッシュメ
モリのみを書換え、前記共有メモリは書換えていないデ
ータが存在し、かつ、前記他のアクセス手段が、該デー
タと同じアドレスで前記共有メモリにアクセスした場
合、前記他のアクセス手段は、前記キャッシュメモリが
前記共有メモリに前記データを書き戻すまで、該共有メ
モリへのアクセスの再実行を繰り返すことを特徴とする
ものである。

【００１１】

【作用】本発明のキャッシュメモリの制御方法において
は、ライトバック方式のキャッシュメモリと、他のアク
セス手段が共有メモリを共通して使用する構成におい
て、キャッシュメモリのみを書換え、共有メモリは書き
換えていないデータが有り、かつ他のアクセス手段が、
そのデータと同じアドレスで共有メモリにアクセスした
場合、共有メモリは他のアクセス手段に対し、再実行を
指示し、他のアクセス手段はキャッシュメモリからの前
記データが共有メモリに書き戻されるまで、そのデータ
への再実行を繰り返す。従って、他のアクセス手段の処
理が高速に行われ、かつキャッシュメモリと他のアクセ
ス手段とのデータの整合をとるための特別な構成が不要
となる。

【００１２】

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。図１は本発明のキャッシュメモリの制御方法
を適用したキャッシュメモリシステムの実施例を示すブ
ロック図である。図のキャッシュメモリシステムは、ラ
イトバック方式のキャッシュメモリを有するシステムで
あり、ＣＰＵ（中央処理装置）１と、キャッシュメモリ
２と、アクセス手段３、４と、共通バス５と、共有メモ
リ６と、専用信号線７とからなる。ＣＰＵ１とキャッシ
ュメモリ２とはローカルバスで接続され、キャッシュメ
モリ２と共有メモリ６とは共通バス５で接続されている
と共に、専用信号線７で接続されている。また、アクセ
ス手段３、４は、それぞれＣＰＵ８とキャッシュメモリ
９、ＣＰＵ１０とキャッシュメモリ１１とから構成され
ている。更に、各ＣＰＵ８、１０とキャッシュメモリ
９、１１とは各々ローカルバスで接続され、キャッシュ
メモリ９、１１と共有メモリ６とは共通バス５で接続さ
れていると共に、専用信号線７で接続されている。ま
た、各キャッシュメモリ２、９、１１は、その内部にタ
グメモリを有し、各タグメモリにはそれぞれｗｍデータ
識別フラグ付きタグ２ａ、９ａ、１１ａが格納されてい
る。尚、ここで、ｗｍデータとは、従来の技術の項で説
明したように、自キャッシュメモリのデータのみを書換
え、共有メモリ６は書き換えていないデータを指してい
る。

【００１３】次に、上記キャッシュメモリシステムの制
御方法について説明する。ここで、キャッシュメモリ２
の０番地と２０番地にｗｍデータが存在し、キャッシュ
メモリ９が０番地から共有メモリ６にアクセスしたと仮
定する。先ず、キャッシュメモリ９が、共有メモリ６に
アクセスすると（図中）、そのアクセスがｗｍデータ
か否かを判定する。即ち、各キャッシュメモリ２、９、
１１は共通バス５を監視しているため、キャッシュメモ
リ９以外のキャッシュメモリ２、１１は、タグメモリの
タグ２ａ、１１ａを検索し、該当するｗｍデータがあっ
た場合は、専用信号線７を介して共有メモリ６に再実行
要求指示信号を送出する。ここでは、キャッシュメモリ
２が、そのタグメモリ内に０番地のデータが存在し、か
つ０番地のｗｍデータ識別フラグが点火しているため、
キャッシュメモリ２は、共有メモリ６に、キャッシュメ
モリ９に対して再実行を要求する信号を返送するよう再
実行要求指示信号として出力する（図中）。これによ
り、共有メモリ６は、キャッシュメモリ９に対して、再
実行の指示を行い（図中）、この指示を受けたキャッ
シュメモリ９は、再実行を繰り返す（図中）。

【００１４】また、キャッシュメモリ２は、０番地から
のデータを自キャッシュメモリ内の図示しないバッファ
に格納し、共通バス５のバス権が獲得できるのを待っ
て、バッファの内容を共有メモリ６に書き戻す（図中
）。ここで、キャッシュメモリ２が共有メモリ６に書
き戻す前にキャッシュメモリ１１が２０番地から共有メ
モリ６にアクセスした場合、キャッシュメモリ２は、共
有メモリ６に対し、再実行要求指示信号を送出するだけ
で、２０番地のデータをバッファに格納することはしな
い。一方、共有メモリ６から再実行の要求を受けたキャ
ッシュメモリ９、１１は、一度共通バス５のバス権を放
棄し、共有メモリ６から正常応答を受け取るまで、同じ
アクセスを繰り返す。

【００１５】キャッシュメモリ２は、共有メモリ６にバ
ッファ内の０番地のデータの書き戻しを行うと同時に、
タグ内の０番地のｗｍデータ識別フラグを滅火し、次に
キャッシュメモリ９が０番地から共有メモリ６にアクセ
スしても再実行要求指示信号を送出しない。従って、キ
ャッシュメモリ９は、０番地からのデータを共有メモリ
６から読出すことができる（図中）。また、その間、
キャッシュメモリ１１によるアクセスに対し、共有メモ
リ６が再実行要求を送出するようキャッシュメモリ２は
指示し続け、バッファ内の０番地のデータを書き戻した
後で、キャッシュメモリ１１からの２０番地へのアクセ
スの再実行が行われた時２０番地からのデータバッファ
に格納する。その後の処理は、０番地のデータの場合と
同様である。このように、上記実施例では、他のアクセ
ス手段３、４からのアクセスがｗｍデータであった場合
は、共有メモリ６がそのアクセス手段３、４に再実行を
指示するため、他のアクセス手段３、４は、キャッシュ
メモリ２がｗｍデータを共有メモリ６に書き戻すまで、
この再実行動作を繰り返していればよい。即ち、この場
合のアクセス手段３、４は通常の再実行動作を行うだけ
で、アクセスしたデータがｗｍデータであるかどうかは
知る必要がない。このため、従来のようなキャッシュメ
モリ間のデータの整合を取るための特別の構成は不要と
なる。

【００１６】尚、上記実施例では、共有メモリ６に対す
る他のアクセス手段３、４として、キャッシュメモリ２
と同様の構成としたが、これに限定されるものではな
く、共有メモリ６をキャッシュメモリ２と共通に用いる
ものであれば、他のデバイスであっても同様の効果を奏
する。また、上記実施例では、他のアクセス手段３、４
への再実行指示の手段として、ｗｍデータを有するキャ
ッシュメモリ２が専用信号線７を介して再実行要求指示
信号を共有メモリ６に送出し、この信号によって共有メ
モリ６が他のアクセス手段３、４に再実行を繰り返すよ
うに指示する構成としたが、ｗｍデータに対するアクセ
ス時に再実行を繰り返す手段であれば、他の手段を用い
ても良い。

【００１７】

【発明の効果】以上説明したように、本発明のキャッシ
ュメモリの制御方法によれば、キャッシュメモリのみを
書換え、共有メモリは書き換えていないデータが存在
し、かつ該データと同じアドレスで他のアクセス手段が
共有メモリにアクセスした場合、他のアクセス手段は、
キャッシュメモリが共有メモリに該データを書き戻すま
で、共有メモリへの再実行を繰り返すようにしたので、
処理の高速化が図れると共に、構成が簡素化され、コス
トダウンを図ることができる。

【図面の簡単な説明】

【図１】本発明の制御方法に関わるキャッシュメモリシ
ステムの構成図である。

【図２】従来の制御方法に関わるキャッシュメモリの構
成図である。

【図３】従来の制御方法の第１の方法によるキャッシュ
メモリの構成図である。

【図４】従来の制御方法の第２の方法によるキャッシュ
メモリの構成図である。

【符号の説明】 １ 中央処理装置（ＣＰＵ） ２ キャッシュメモリ ３、４ アクセス手段 ６ 共有メモリ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ライトバック方式のキャッシュメモリ
   と、他のアクセス手段とが共通の共有メモリを用いるキ
   ャッシュメモリの制御方法において、 前記キャッシュメモリのみを書換え、前記共有メモリは
   書換えていないデータが存在し、かつ、前記他のアクセ
   ス手段が、該データと同じアドレスで前記共有メモリに
   アクセスした場合、 前記他のアクセス手段は、前記キャッシュメモリが前記
   共有メモリに前記データを書き戻すまで、該共有メモリ
   へのアクセスの再実行を繰り返すことを特徴とするキャ
   ッシュメモリの制御方法。