JPH03154139A - キャッシュメモリ - Google Patents
キャッシュメモリInfo
- Publication number
- JPH03154139A JPH03154139A JP1292944A JP29294489A JPH03154139A JP H03154139 A JPH03154139 A JP H03154139A JP 1292944 A JP1292944 A JP 1292944A JP 29294489 A JP29294489 A JP 29294489A JP H03154139 A JPH03154139 A JP H03154139A
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- JP
- Japan
- Prior art keywords
- task
- data
- cache
- cache memory
- program
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はキャッシュメモリに関し、特にミスヒツトが
生じる確率を可及的に小さくしたキャッシュメモリ関す
る。
生じる確率を可及的に小さくしたキャッシュメモリ関す
る。
各種データ処理装置では、メインメモリに記憶したプロ
グラムおよびデータの一部をキャッシュメモリに転送し
、このキャッシュメモリをアクセスすることにより高速
化を図るキャッシュメモリ方式が採用されている。
グラムおよびデータの一部をキャッシュメモリに転送し
、このキャッシュメモリをアクセスすることにより高速
化を図るキャッシュメモリ方式が採用されている。
このようなデータ処理装置において、キャッシュメモリ
のアクセス時に、アクセスするデータがキャッシュメモ
リ内に見当たらずミスヒツトした場合は、メインメモリ
からキャッシュメモリへ必要なデータが転送されるよう
に構成されている。
のアクセス時に、アクセスするデータがキャッシュメモ
リ内に見当たらずミスヒツトした場合は、メインメモリ
からキャッシュメモリへ必要なデータが転送されるよう
に構成されている。
ところで、従来のデータ処理装置においてキャッシュメ
モリ上に必要とするプログラムやデータが存在すればキ
ャッシュメモリをアクセスすることによりアクセス時間
を短くすることができるが、必要とするプログラムやデ
ータがキャッシュメモリ上に存在していない場合はメイ
ンメモリからデータを読み出−夕を読み出し、キャッシ
ュメモリに転送しなければならず、これが装置の高速化
の障害になっていた。
モリ上に必要とするプログラムやデータが存在すればキ
ャッシュメモリをアクセスすることによりアクセス時間
を短くすることができるが、必要とするプログラムやデ
ータがキャッシュメモリ上に存在していない場合はメイ
ンメモリからデータを読み出−夕を読み出し、キャッシ
ュメモリに転送しなければならず、これが装置の高速化
の障害になっていた。
例えば、タスクAがユーザモードで動作していたときに
タスクBへの切替要求が起こると、−度オペレーティン
グシステムモードに切替わり、タスクAからタスクBへ
切替わる準備を行ない、その後タスクBに切替わること
になるが、この場合、キャッシュメモリ内には未だタス
クAのプログラムやデータがそのまま存在しているので
、ここでタスクBを起動するとミスヒツトすることにな
り、これによりアクセス時間が長くなるという問題があ
る。
タスクBへの切替要求が起こると、−度オペレーティン
グシステムモードに切替わり、タスクAからタスクBへ
切替わる準備を行ない、その後タスクBに切替わること
になるが、この場合、キャッシュメモリ内には未だタス
クAのプログラムやデータがそのまま存在しているので
、ここでタスクBを起動するとミスヒツトすることにな
り、これによりアクセス時間が長くなるという問題があ
る。
本発明の目的は、ミスヒツトが起こる確率を可及的に小
さくしたキャッシュメモリを提供することにある。
さくしたキャッシュメモリを提供することにある。
この発明のキャッシュメモリによれば、第1の記憶領域
を使用するオペレーティングシステムモードが動作して
いる間に、次のタスクに必要なプログラムおよびデータ
をメインメモリから第2の記憶領域に予め転送するよう
に構成される。
を使用するオペレーティングシステムモードが動作して
いる間に、次のタスクに必要なプログラムおよびデータ
をメインメモリから第2の記憶領域に予め転送するよう
に構成される。
あるタスクから他のタスクへの切替得るためにオペレー
ティングシステムモードの動作状態となルと、この間に
、次に切替えるタスクに必要なプログラムおよびデータ
がメインメモリからキャッシュメモリに転送される。従
って、次のタスクを起動した時には、該タスクが必要と
するプログラムおよびデータが既にキャッシュメモリ内
に存在することになり、この結果、アクセス時間を確実
に短くすることができる。
ティングシステムモードの動作状態となルと、この間に
、次に切替えるタスクに必要なプログラムおよびデータ
がメインメモリからキャッシュメモリに転送される。従
って、次のタスクを起動した時には、該タスクが必要と
するプログラムおよびデータが既にキャッシュメモリ内
に存在することになり、この結果、アクセス時間を確実
に短くすることができる。
第1図はこの発明のキャッシュメモリを適用したデータ
処理装置の主要部の一実施例を示すブロック図である。
処理装置の主要部の一実施例を示すブロック図である。
このデータ処理装置は、この発明に係わるキャッシュメ
モリ1、このデータ処理装置で必要なプログラムおよび
データを記憶するメインメモリ2、必要な演算処理を実
行するとともにこのデータ処理装置の全体を制御する中
央処理装置(CPU)3、メインメモリ2からキャッシ
ュメモリ1へのデータ転送コマンドを格納するデータ転
送コマンドレジスタ4を備えており、キャッシュメモリ
1およびデータ転送コマンドレジスタ4はCPU3のパ
スライン5に接続されている。
モリ1、このデータ処理装置で必要なプログラムおよび
データを記憶するメインメモリ2、必要な演算処理を実
行するとともにこのデータ処理装置の全体を制御する中
央処理装置(CPU)3、メインメモリ2からキャッシ
ュメモリ1へのデータ転送コマンドを格納するデータ転
送コマンドレジスタ4を備えており、キャッシュメモリ
1およびデータ転送コマンドレジスタ4はCPU3のパ
スライン5に接続されている。
キャッシュメモリ1は、システム管理を行うオペレーテ
ィングシステム(以下、O8と略記)が使用するプログ
ラムおよびデータを記憶するキャッシュデータ部11、
このキャッシュデータ部11に記憶されているプログラ
ムおよびデータの転送元ブロックを示すタグ情報が記憶
されるキャッシュタグ部12、ユーザーが使用するプロ
グラムおよびデータを記憶するキャッシュデータ部13
、このキャッシュデータ部13に記憶されているプログ
ラムおよびデータの転送元ブロックを示すタグ情報が記
憶されるキャッシュタグ部14、メイメモリ2からキャ
ッシュメモリ1へのデータ転送およびこのキャッシュメ
モリ1の各部を制御するキャッシュ制御部15、転送デ
ータの先頭アドレスを格納するデータ転送アドレスレジ
スタ16、転送データ数を格納するデータ転送数レジス
タ17を備えて構成される。
ィングシステム(以下、O8と略記)が使用するプログ
ラムおよびデータを記憶するキャッシュデータ部11、
このキャッシュデータ部11に記憶されているプログラ
ムおよびデータの転送元ブロックを示すタグ情報が記憶
されるキャッシュタグ部12、ユーザーが使用するプロ
グラムおよびデータを記憶するキャッシュデータ部13
、このキャッシュデータ部13に記憶されているプログ
ラムおよびデータの転送元ブロックを示すタグ情報が記
憶されるキャッシュタグ部14、メイメモリ2からキャ
ッシュメモリ1へのデータ転送およびこのキャッシュメ
モリ1の各部を制御するキャッシュ制御部15、転送デ
ータの先頭アドレスを格納するデータ転送アドレスレジ
スタ16、転送データ数を格納するデータ転送数レジス
タ17を備えて構成される。
かかる構成において、タスク1がユーザモードで動作し
ている状態において、タスク2への切替要求が生じた場
合におけるこの装置の動作について説明する。
ている状態において、タスク2への切替要求が生じた場
合におけるこの装置の動作について説明する。
まず、タスク1で動作している状態においては、キャッ
シュメモリ1のキャッユデータ部13にはタスク1のプ
ログラムおよびデータが格納されており、キャッシュタ
グ部14にはこのキャッシュデータ部13に記憶されて
いるプログラムおよびデータの転送元ブロックを示すタ
グ情報が記憶されいる。ここで、タスク1からタスク2
に切替える要求が生じると、第2図に示すように、−度
タスク0のOSモードに切替わり、タスク1からタスク
2に切替わる準備を行う。
シュメモリ1のキャッユデータ部13にはタスク1のプ
ログラムおよびデータが格納されており、キャッシュタ
グ部14にはこのキャッシュデータ部13に記憶されて
いるプログラムおよびデータの転送元ブロックを示すタ
グ情報が記憶されいる。ここで、タスク1からタスク2
に切替える要求が生じると、第2図に示すように、−度
タスク0のOSモードに切替わり、タスク1からタスク
2に切替わる準備を行う。
タスク0に切替わるとキャッシュメモリ1のキャッシュ
データ部11にはタスク0のプログラムおよびデータが
格納され、キャッシュタグ部12にはこのキャッシュデ
ータ部11に記憶されているプログラムおよびデータの
転送元ブロックを示すタグ情報が格納される。この状態
でタスク2に切替えると、キャッシュメモリ1のキャシ
ュブタ部13にはタスク1のプログラムおよびデータが
格納されてたままであるので、最初からミスヒツトする
ことになる。
データ部11にはタスク0のプログラムおよびデータが
格納され、キャッシュタグ部12にはこのキャッシュデ
ータ部11に記憶されているプログラムおよびデータの
転送元ブロックを示すタグ情報が格納される。この状態
でタスク2に切替えると、キャッシュメモリ1のキャシ
ュブタ部13にはタスク1のプログラムおよびデータが
格納されてたままであるので、最初からミスヒツトする
ことになる。
そこで、この実施例においては、タスク0のOSモード
で動作している時に、メインメモリ2からキャッシュメ
モリ1のキャシュデータ部13に対してタスク2のプロ
グラムおよびデータの転送を行う。
で動作している時に、メインメモリ2からキャッシュメ
モリ1のキャシュデータ部13に対してタスク2のプロ
グラムおよびデータの転送を行う。
まず、データ転送アドレスレジスタ17にタスク2のプ
ログラムおよびデ〜りの先頭アドレスが設定される。ま
た、データ転送数レジスタ17にタスク2のプログラム
およびデータのデータ数(転送すべきデータ数)が設定
される。
ログラムおよびデ〜りの先頭アドレスが設定される。ま
た、データ転送数レジスタ17にタスク2のプログラム
およびデータのデータ数(転送すべきデータ数)が設定
される。
続いて、データ転送コマンドレジスタ4に転送起動コマ
ンドが与えられる。これによりキャッシュ制御部15の
制御によりメインメモリ2からキャッシュメモリ1のキ
ャシュデータ部13に対してタスク2のプログラムおよ
びデータの転送が行なわれる。
ンドが与えられる。これによりキャッシュ制御部15の
制御によりメインメモリ2からキャッシュメモリ1のキ
ャシュデータ部13に対してタスク2のプログラムおよ
びデータの転送が行なわれる。
この状態で、第2図に示すように、タスク0からタスク
2に切替えると、キャッシュメモリ1のキャシュデータ
部13にはタスク2のプログラムおよびデータが既に格
納されており、キャッシュタグ部14にはこのキャッシ
ュデータ部13に記憶されているプログラムおよびデー
タの転送元ブロックを示すタグ情報が記憶されているの
で、キャッシュメモリ1のミスヒツトは生じない。
2に切替えると、キャッシュメモリ1のキャシュデータ
部13にはタスク2のプログラムおよびデータが既に格
納されており、キャッシュタグ部14にはこのキャッシ
ュデータ部13に記憶されているプログラムおよびデー
タの転送元ブロックを示すタグ情報が記憶されているの
で、キャッシュメモリ1のミスヒツトは生じない。
なお、CPU3によるキャッシュメモリ1のアクセスは
パスライン5を介してアドレス指定することにより所望
のデータの読出しおよび書込みを行なう。
パスライン5を介してアドレス指定することにより所望
のデータの読出しおよび書込みを行なう。
また、CPU3によるキャッシュメモリ1のアクセスに
おいて、ミスヒツトした場合はこのミスヒツトにかかわ
るプログラムまたはデータがメインメモリ2から転送さ
れるように構成されているが、このための構成は周知で
あるのでその詳細は示さない。
おいて、ミスヒツトした場合はこのミスヒツトにかかわ
るプログラムまたはデータがメインメモリ2から転送さ
れるように構成されているが、このための構成は周知で
あるのでその詳細は示さない。
以上説明したようにこの発明では、OSモードの動作状
態となっているときに、次のタスクに必要なプログラム
やデータをメインメモリからキャッシュメモリに転送す
るように構成したため、次のタスクを起動した時には、
該タスクが必要とするプログラムやデ〜りが既にキャッ
シュメモリ内に存在することになり、この結果、処理動
作の高速化を図ることができる。
態となっているときに、次のタスクに必要なプログラム
やデータをメインメモリからキャッシュメモリに転送す
るように構成したため、次のタスクを起動した時には、
該タスクが必要とするプログラムやデ〜りが既にキャッ
シュメモリ内に存在することになり、この結果、処理動
作の高速化を図ることができる。
第1図は本発明を適用したデータ処理装置の主要部の一
実施例を示すブロック図、第2図は実施例の動作を説明
するための説明図である。 1・・・キャッシュメモリ、2・・・メインメモリ、3
・・・CPU、4・・・データ転送コマンドレジスタ、
5・・・パスライン、11・・・キャッシュデータ部、
12キャッシュタグ部、13、キャッシュデータ部、1
4キヤツシユデ一タ部、15・・・キャッシュ制御部、
16データ転送アドレルレシスタ、17・・・ブタ転送
数レジスタ。
実施例を示すブロック図、第2図は実施例の動作を説明
するための説明図である。 1・・・キャッシュメモリ、2・・・メインメモリ、3
・・・CPU、4・・・データ転送コマンドレジスタ、
5・・・パスライン、11・・・キャッシュデータ部、
12キャッシュタグ部、13、キャッシュデータ部、1
4キヤツシユデ一タ部、15・・・キャッシュ制御部、
16データ転送アドレルレシスタ、17・・・ブタ転送
数レジスタ。
Claims (1)
- 【特許請求の範囲】 オペレーティングシステムが使用する第1の記憶領域と
ユーザが使用する第2の記憶領域とを有し、ミスヒット
した場合にはメインメモリから必要なプログラムおよび
データが転送されるキャッシュメモリにおいて、 前記第1の記憶領域を使用するオペレーティングシステ
ムモードが動作している間に、次のタスクに必要なプロ
グラムおよびデータを前記メインメモリから前記第2の
記憶領域に予め転送する手段 を具えたキャッシュメモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1292944A JPH03154139A (ja) | 1989-11-10 | 1989-11-10 | キャッシュメモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1292944A JPH03154139A (ja) | 1989-11-10 | 1989-11-10 | キャッシュメモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03154139A true JPH03154139A (ja) | 1991-07-02 |
Family
ID=17788439
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1292944A Pending JPH03154139A (ja) | 1989-11-10 | 1989-11-10 | キャッシュメモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03154139A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100318515B1 (ko) * | 1997-04-04 | 2002-02-19 | 포만 제프리 엘 | 프로그램어드레스불연속히스토리에의한예측캐쉬로딩장치및방법 |
JP2005100034A (ja) * | 2003-09-24 | 2005-04-14 | Matsushita Electric Ind Co Ltd | 情報処理制御システム |
WO2015025700A1 (ja) | 2013-08-23 | 2015-02-26 | 株式会社アーツブレインズ | 化粧用瞼整形用テープ及びその製造方法 |
-
1989
- 1989-11-10 JP JP1292944A patent/JPH03154139A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100318515B1 (ko) * | 1997-04-04 | 2002-02-19 | 포만 제프리 엘 | 프로그램어드레스불연속히스토리에의한예측캐쉬로딩장치및방법 |
JP2005100034A (ja) * | 2003-09-24 | 2005-04-14 | Matsushita Electric Ind Co Ltd | 情報処理制御システム |
US8135909B2 (en) | 2003-09-24 | 2012-03-13 | Panasonic Corporation | System for starting a preload of a second program while a first program is executing |
WO2015025700A1 (ja) | 2013-08-23 | 2015-02-26 | 株式会社アーツブレインズ | 化粧用瞼整形用テープ及びその製造方法 |
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