JPS6325732A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロ命令の状態遷移（以下、スチールと
いう）を制御する処理装置に係り、特に、１回の制御メ
モリ（以下、Ｃ３という）アクセスで複数のマイクロ命
令を読出して実行する装置において、任意の時点でスチ
ールおよび再開制御を行わせるのに好適なマイクロプロ
グラム制御装置に関する。

（従来の技術〕 従来技術によるマイクロプログラム制御装置は、１回の
ＣＳアクセスで１個のマイクロ命令を読出し、この命令
を実行中火のＣＳアクセスを行うことでマイクロプログ
ラムの実行を行っている。

第９図は、従来技術によるマイクロプログラム制御装置
の動作を説明するタイムチャートであり、この従来技術
では、ＣＳアクセスのサイクル時間と、命令実行のサイ
クル時間が等しく、１つのサイクル時間内で次の命令を
読出すためにＣＳアクセ不を行うとともに、前のサイク
ル時間で読出したマイクロ命令の実行を行っている。第
９図には、このようにして、順次アクセスされ実行され
るＣＳアドレスと、マイクロ命令の実行アドレスの関係
が示されている。このような従来技術では、前述したよ
うに、ＣＳアクセスのサイクル時間と、１つの命令を実
行する命令実行のサイクル時間が等しく、ＣＳアドレス
と命令実行アドレスとが等しいため、スチール要因が発
生した場合には、そのとき実行しているマイクロ命令の
実行アドレスか、または、スチール要因が発生した時点
の処理が無効処理（ダミー）中であれば、次のＣＳアド
レスを退避、保持しておき、リターン指令があったとき
、退避したアドレスに基づいて、ＣＳアドレスを回復し
、元の処理を再開することは、比較的容易であった。

このような従来技術は、例えば、「マイクロプログラミ
ング」　（萩原　宏著、産業図書に、Ｋ。

昭和５２年４月１９日発行）に開示されている。

〔発明が解決しようとする問題点〕

近年、演算処理のための半導体技術の進歩により、ＣＳ
アクセス時間に比べ、命令実行時間が飛躍的に短縮され
、１回のＣＳアクセスのサイクル時間内に、複数のマイ
クロ命令の実行が可能になっている。このため、１回の
ＣＳアクセスで、複数のマイクロ命令を同時に読出し、
この複数のマイクロ命令を次のＣＳアクセスのサイクル
時間内に順次実行してゆくことにより、ＣＳアクセス時
間によるマイクロ命令実行開始時間の遅れを少なくする
マイクロプログラム制御方式が提案されている。

第２図は、前述のマイクロプログラム制御方式の動作を
説明するタイムチャートであり、１回のＣＳアクセスで
、２個のマイクロ命令を読出し、この２個のマイクロ命
令を次のＣＳアクセスサイクル時間内の２個の命令実行
サイクル、ＥＶＮサイクルとＯＤＤサイクルで順次実行
する例を示している。このような方式で、スチール要因
が発生し、これを受付ける場合、ＣＳアドレスと命令実
行アドレスは一致していないため、すなわちＣＳアドレ
スをそのまま命令実行アドレスとすることができないた
め、従来方式と同様にしてスチール要求を受付けること
ができないという問題点があった。特に、ＯＤＤサイク
ルの命令は、その実行アドレスが存在しないため、ＯＤ
Ｄサイクルの命令実行中には、全くスチールを受付ける
ことができず、ＥＶＮサイクルの命令実行中にのみ、ス
チールの受付けが可能であった。このため、前述の方式
において、ＥＶＮサイクルの命令実行中のみ、スチール
の受付けを可能とするという制限を設けて、マイクロプ
ログラム制御を行うと、ＯＤＤサイクルでの命令実行で
の演算ループ（自己ループ）等が、スチール禁止時間が
長すぎて、Ｉ１０オーバーランを起す恐れがあるという
理由で、できなくなり、使用上の制限が増し、性能低下
を招くという問題点があった。

本発明の目的は、前述のような、１回のＣＳアクセスで
複数のマイクロ命令を読出し、このマイクロ命令を順次
実行するマイクロプログラム制御方式において、任意の
時点でスチールを受付け、再開を行うことができるマイ
クロプログラム制御方式を提供することにある。

〔問題点を解決するための手段〕

本発明によれば、前記目的は、１回のＣＳアクセスによ
り同時に読出した複数のマイクロ命令の各々を識別する
ための実行サイクルフラグと、マイクロ命令のスチール
が発生したときの戻り先を保持するため、そのときのＣ
Ｓアドレスと実行サイクルを保持する退避レジスタと、
マイクロ命令のスチール先での処理終了時に、元の処理
を再開させるため、退避レジスタに保持したＣＳアドレ
スによりＣ８からマイクロ命令を読出し、また、退避レ
ジスタに保持した実行サイクルフラグと読出したマイク
ロ命令の実行状態が一致するまで、マイクロ命令の実行
を無効にする手段を持つ状態制御部とを備えることによ
り達成される。

〔作用〕

実行サイクルフラグは、１回のＣＳアクセスにより同時
に読出した複数のマイクロ命令の各々を識別することが
できるため、スチール発生時の戻り位置を認識できる。

退避レジスタは、スチール発生時の制御メモリアドレス
と、その再開位置を示す前記実行サイクルフラグを退避
、保持しているので、スチール先での処理終了時、この
退避レジスタの内容により元のＣＳアドレスによりＣ８
へのアクセスを可能とする。

状態制御部は、再開するマイクロ命令の実行位置まで、
同時に読出されたマイクロ命令を無効にするダミー信号
を発生し、任意時点のマイクロ命令の実行再開を保証す
る。

〔実施例〕

以下、本発明によるマイクロプログラム制御装置の実施
例を図面について詳細に説明する。

第１図は本発明によるマイクロプログラム制御装置の一
実施例を示す論理ブロック図、第２図は本発明の前提条
件となる動作を説明するタイムチャート図、第３図は第
１図における実行サイクルフラグに関する論理と動作タ
イムチャート図、第４図はスチール動作の論理と動作タ
イムチャート図、第５図は状態制御部の論理ブロック図
、第６〜８図は状態制御部の動作を説明するタイムチャ
ート図である。第１．　３．　４．　５図において、１
はＣＳアドレス作成制御回路、２はＣ３，３はデコーダ
回路、４は実行サイクルフラグ、５はスチール制御回路
、６は退避レジスタ、７は状態制御部、８はセレクタで
ある。

第１図において、ＣＳアドレス作成制御回路１は、マイ
クロ命令実行中に分岐タイプにより次に分岐するＣＳア
ドレスを作成し、Ｃ３２をアクセスする。Ｃ５２は、マ
イクロ命令を格納しており、読出したマイクロ命令をデ
コーダ回路３に渡す。

デコーダ回路３は、読出されたマイクロ命令の分岐タイ
プをデコードし、次のＣＳアクセス起動信号またはリタ
ーン指令信号を作る。実行サイクルフラグ４は、すでに
第２図で説明した、１回のＣＳアクセスで読出された２
個のマイクロ命令の実行サイクルであるＥＶＮサイクル
とＯＤＤサイクルを識別するフラグである。スチール制
御回路５は、外部または他のユニットからの割込み要求
を制御する。退避レジスタ６は、スチール要求があつた
とき、そのときのＣＳアドレスおよび実行サイクルフラ
グの情報を退避、保持し、リターン指令があったときは
、この情報をＣＳアドレス作成制御回路１に与える。状
態制御部７は、同時に読出した複数のマイクロ命令の実
行状態を認識し、リターン指令を受けたとき、退避レジ
スタに退避、保持した実行サイクルフラグと一致するま
で、マイクロ命令の実行を無効にするダミー信号を作る
。

以下、第１図に示す本発明の実施例の動作を説明する。

ＣＳアドレス作成制御回路１は、デコーダ回路３より、
次に読出すＣＳアクセス起動信号を受取り、ＣＳアドレ
スを作成してＣ３２をアクセスする。Ｃ３２から次のマ
イクロ命令が読出され、デコーダ回路３に送られる。デ
コーダ回路３は、再び次のアクセス起動信号を作り、Ｃ
Ｓアドレス作成制御回路ｌに送る。本発明は、このよう
な動作を繰返してマイクロ命令の実行を行うものであっ
て、この点で従来技術の場合と同じであり、第２図によ
りすでに説明したように、１回のＣＳアクセスに対して
、２個のマイクロ命令を読出し、次のＣＳアクセスのサ
イクル時間内の２個のマシンサイクル、すなわちＥＶＮ
サイクルと、ＯＤＤサイクルでマイクロ命令の実行が行
われる点で従来技術と異なり、この点が本発明の前提と
なる。

このＥＶＮサイクルと、ＯＤＤサイクルを識別する実行
サイクルフラグ４は、ＣＳアドレスの付加情報となるも
のであって、その詳細は第３図により後に説明する。

スチール制御回路５は、スチール要求を検知すると、そ
のときのＣＳアドレス作成制御回路ｌから得たＣＳアド
レスと、実行サイクルフラグ４の情報とを一緒に退避レ
ジスタに退避、保持させる。

この動作の詳細は第４図により後に説明する。

状態制御部７は、デコーダ回路３からＣＳアクセス起動
信号を受取り、Ｃ５２の実行ステータスを監視し、Ｃ３
２から一緒に読出されたＥＶＮ側とＯＤＤ側のマイクロ
命令のどちらかを選択する選択（ｇ−号をデコーダ回路
３に送る。さらに、状態制御部７は、デコーダ回路３よ
りスチールのりり−ン指令を受取ったとき、退避レジス
タ６内の実行サイクルフラグと一致するか否かを判定し
、不一致ならば、ダミー信号を送りマイクロ命令の演算
実行を抑止する。これらの動作の詳細は第６図により後
に説明する。

第３図は、第１図で示した実行サイクルフラグ４の動作
論理とその動作タイムチャートを示す。

第３図において、アクセス起動信号は、ＣＳアドレス作
成制御回路１と、セレクタ８のセレクト信号端子Ｓに入
力される。セレクタ８の入力信号端子ＡＯにはＣＳアド
レス作成制御回路１からその実行サイクルフラグが入力
されるが、通常ローレベル信号Ｉｆ　ＯＩＦである。な
ぜなら、ＣＳアドレスは、２マシンサイクに１回の割合
で更新され、１回のＣＳアクセスで同時に読出された２
個のマイクロ命令の各々を識別するアドレスがなく、常
にＥＶＮサイクルを示すためである。但し、リターン指
令があり、第１図で説明した退避レジスタ６の内容が入
力され、これによりＯＤＤサイクルからの再開が行われ
る場合には、ハイレベル信号ＩＴ　Ｉ　ＩＩとなる。セ
レクタ８の入力信号端子Ａ１には常にハイレベル信号Ｉ
Ｔ　Ｉ　ＩＦが入力されている。

これはＯＤＤサイクル実行の識別を、ハイレベル信号″
１′″により行うためである。セレクタ８の出力は、実
行サイクルフラグ４の端子りに入力され、実行サイクル
フラグ４は、端子ＧＫに与えられるフロック信号Ｔによ
り、セレクタ８からの出力信号にセットされる。従って
、実行サイクルフラグ４の出力実行サイクルフラグＺは
、通常、タイムチャート（ａ）で示すように、タイミン
グ信号Ｔに同期して、ＩＩ　Ｏ１１と９１１　ＩＩの繰
返し信号となり、実行サイクルのＥＶＮサイクルのとき
ＩＩ　ＯＩＩ、ＯＤＤサイクルのときＩＦ　１１１とな
る。また、実行サイクルフラグＺの（ｂ）に示すタイム
チャートは、ＯＤＤサイクルでのリターン指令があり、
退避レジスタに保持されていた実行サイクルフラグがＣ
Ｓアドレス作成回路１に入力され、Ｋ点でセレクタ８の
入力信号端子ＡＯにハイレベル信号Ｉｔ　Ｉ　Ｉｆが入
力れた場合を示している。

第４図は、スチール動作の際、そのときのＣＳアドレス
と、実行サイクルフラグ４の情報とを一緒に退避レジス
タ６に退避、保持する動作を説明する論理と動作タイム
チャートである。

第４図において、ダミー要因と、スチール要求およびス
チールレベルの各信号は、論理積が取られ、さらにタイ
ミング信号と論理積を取って退避レジスタ６のクロック
端子ＣＫに入力される。退避レジスタ６は、Ａ、Ｂ部に
より構成され、Ａ部にはＣＳアドレス作成制御回路ｌか
らのＣＳアドレスが、Ｂ部には実行サイクルフラグ４の
実行サイクルフラグが人力される。図示タイムチャート
は、実行アドレス１００番地のＯＤＤサイクルのマイク
ロ命令実行時（ｃ）点でスチール要求が発生した場合を
示している。従って、この場合、退避レジスタ６のＡ部
、Ｂ部には、それぞれ１００番地とＩＩ　Ｉ　１１が退
避、保持される。つまり、リターン後の再開アドレスは
、１００番地のＯＤＤサイクルであることを意味する。

また、いま仮に、スチール要求があった１００番地のＯ
ＤＤサイクルにダミー要因があったとする。このような
ダミー要因は、このＯＤＤサイクルが無効であることを
意味し、この前のＥＶＮサイクルのマイクロ命令がテス
ト命令等でテスト成立時等に表われる。

このような、無効サイクルでスチール要求があった場合
、退避レジスタ６のクロック端子ＧＫに与えられる信号
ば１サイクル遅れ、該レジスタ６のＡ部、Ｂ部には、（
ｄ）点で示す次の実行アドレス１０１番地とＥＶＮサイ
クルを示す実行サイクルフラグＩＩ　ＯＩＩが退避、保
持される。

第５図は、状態制御部７の論理ブロック図であり、特に
スチールリターンＩ旨令時の再開制御論理を説明するも
のであり、第６．７．８図は、その動作タイムチャート
である。

第５図において、Ｑ１〜Ｑ３．ＥＩ〜Ｅ３およびＳ１〜
Ｓ、は、それぞれ１ビツトの制御ラッチで、１マシンサ
イクル毎に更新される。Ｑ、〜Ｑ３は、ＣＳアクセス状
態を表わし、Ｅ、〜Ｅ３は、命令実行状態を表わす。Ｅ
ｌはＥＶＮサイクル、Ｅ：ｌはＯＤＤサイクルを表わし
、Ｅ２は同時に読出されたＥＶＮサイクルとＯＤＤサイ
クルのマイクロ命令の選択信号として用いられる。５Ｉ
−３３は、スチール要求の保持に用いられ、マイクロ遷
移状態の優先権を取る信号を作る。

第６図は、スチール要求がＥＶＮサイクルで同期して発
生した場合について示している。この場合、各制御ラッ
チは、ＣＳアクセス起動から順次情報を乱れなく伝えて
ゆくことができる。このことは、単にスチール要求をＥ
ＶＮサイクルでしか受付けないか、または、従来技術の
ような毎サイクルアクセスでは、このような制御ラッチ
を用いた情報監視を必要としないことを意味している。

第６図の矢印は、制御ラッチＥ２の出力が実行サイクル
をＥＶＮサイクルからＯＤＤサイクルに切換えているた
と（第５図のマイクロ選択信号）、制御ラッチｑ１．Ｑ
３．Ｅ！の出力が制御ラッチＥＩを制御していること（
第５図のゲートｉ）、制御ラッチＥ　ｒ、　Ｓ　ｔの出
力が制御ラッチＥ２を制御していること（第５図のゲー
ト／）を示している。

第７図は、スチール要求がＯＤＤサイクルで同期して発
生した場合について示している。いま、Ｋ点でスチール
要求が発生すると、このスチール要求は、制御ラッチＱ
１をアクセス起動と連続して１”に保持する。このため
、スチール要求が発生した次の実行サイクルで１１１９
１とされるべき制御ラッチＥ、は”ビ′とされることが
なく、この実行サイクルをダミーとする。すなわち、Ｋ
点でスチール要求が発生すると、制御ラッチＥ＋〜Ｅ、
が、このスチール要求を優先させ、その前のＣＳアクセ
ス起動の要求をキャンセルした形とする。これは、制御
ラッチＳ、〜Ｓ、の働きにより、ＣＳアクセス起動とス
チール要因が連続した場合、１実行サイクル遅れてダミ
ーが生じることを表わしている。このような遅れを認識
するため、前述のように働く各種制御ラッチが、各種状
態を監視する。

第８図は、リターン指令時の再開制御を説明するタイム
チャートである。第５図において、リターン指令がある
と、そのリターン指令がディレィ回路で遅延され、その
遅延信号と、退避レジスタ６のＢ部に保持されていた実
行サイクルフラグと、制御ラッチＥ１の出力信号との論
理積が取られ、ダミー要求信号が出力される。いま、ス
チールレベルの２００番地の命令実行サイクルのＥＶＮ
サイクルでリターン指令が発せられたものとする。

このリターン指令は、マイクロ命令の分岐タイプとして
発せられてもよく、コントロール指令であってもよい。

リターン指令の前のスチール要求が、ノーマルレベルに
おいて、１００番地のＯＤＤサイクルで発せられていれ
ば、退避レジスタ６のＡ部とＢ部には、それぞれ、１０
０番地と、ＯＤＤサイクルを示す′１゛′が保持されて
いる。リターン指令が発せられると、この退避レジスタ
６内のＣＳアドレス１００番地でＣＳアクセスを行い、
この１００番地のＥＶＮサイクルの状態を示す制御ラッ
チＥ、が１９１　Ｉｆのとき、前述した論理積が”１”
となってダミー要求信号が発せられる。これにより、１
００番地のＥＶＮサイクルが無効とされ、ＯＤＤサイク
ルからマイクロ命令の実行が再開される。このＥＶＮサ
イクルの無効は、演算実行の無効化であり、次のＣＳア
クセスの準備は通常と同様に行われる。

前述した本発明の実施例では、１回のＣＳアクセスによ
り同時に読出されるマイクロ命令を２個としたため、各
マイクロ命令を識別する実行サイクルフラグを１ビツト
としたが、１回のＣＳアクセスにより同時に読出される
マイクロ命令の数を２個以上とすることも可能であり、
その場合、実行サイクルフラグは、同時に読出されるマ
イクロ命令の数に見合ったビット数とすることができる
。

また、実行サイクルフラグをマイクロフィールドに割当
てることも可能である。さらに、前述した実施例では、
状態制御部の各制御ラッチも、１回のＣＳアクセスによ
り読出されるマイクロ命令の数２個に見合ったビット数
しか設けられていないが、これも、１回のＣＳアクセス
により読出される２個以上のマイクロ命令の数に見合っ
た数とすることができる。この制御ラッチは、本発明の
目的のみならず、他の制御、例えば、マイクロ命令リト
ライ制御等に用いることも可能である。

〔発明の効果〕

以上説明したように、本発明によれば、１回の制御メモ
リアクセスで複数のマイクロ命令を同時に読出し、次の
制御メモリアクセス時間内に、それぞれのマイクロ命令
の単位の実行サイクルで、順次マイクロ命令を実行して
ゆく処理装置において、任意の時点でマイクロ命令遷移
がおきても、アクセス完了を待たずに直ちに遷移アクセ
スを行うことができる。このため、本発明は、従来技術
と同様に任意のマイクロ命令単位で演算ループ（自己ル
ープ）を行うことができ、自己ループ使用上の制限をな
くすことができるので、処理装置の性能を低下させるこ
とがない。また、制御メモリとして低速で安価なメモリ
チップを使用しても、速いマシンサイクルを適用するこ
とができ、ＥＣＣ等の修正回路の付加がマシンサイクル
ネックにならない等の効果を有する。

【図面の簡単な説明】

第１図は本発明によるマイクロプログラム制御装置の一
実施例を示す論理ブロック図、第２図は本発明の前提条
件となる動作を説明するタイムチャート図、第３図は実
行サイクルフラグに関する論理と動作タイムチャート図
、第４図はスチール動作の論理と動作タイムチャート図
、第５図は状態制御部の論理ブロック図、第６図〜第８
図は状態制御部の動作を説明するタイムチャート図、第
９図は従来技術によるマイクロプログラム制御装置の動
作を説明するタイムチャート図である。 １・・・・・・ＣＳアドレス作成制御回路、２・・・・
・・ＣＳ、３・・・・・・デコーダ回路、４・・・・・
・実行サイクルフラグ、５・・・・・・スチール制御回
路、６・・・・・・退避レジスタ、７・・・・・・状態
制御部、８・・・・・・セレクタ。 代理人　弁理士　　武　顕次部（外１名）第１図 第２図 再開アトゝス　　　　　　　　　　１ｏｏ　　　　　　
　＋ｏ１Ｘ）２　　　　　　１０３第３図 災ｔ１ワイフルフラク 第４図 ダミー幅 タイミ〉γ　　　−−一一一 第５図 第６図 Ｓ３　　　　　　　　　□ 第７図 第８図 第９図

Claims (1)

【特許請求の範囲】
1. １、１回の制御メモリアクセスで複数のマイクロ命令を
   同時に読出し、次の制御メモリアクセス時間内にそれぞ
   れのマイクロ命令を順次実行する、マイクロプログラム
   制御装置において、同時に読出したマイクロ命令の実行
   順序を識別する実行サイクルフラグと、マイクロ命令の
   状態遷移が発生したとき、制御メモリアドレスと前記実
   行サイクルフラグを保持する退避レジスタと、マイクロ
   命令の状態遷移先での処理終了時に元の処理を再開させ
   るため、保持した制御メモリアドレスにより制御メモリ
   からマイクロ命令を読出し、また、保持した実行サイク
   ルフラグと読出したマイクロ命令の実行状態が一致する
   まで、マイクロ命令の実行を無効にする状態制御部とを
   備えることを特徴とするマイクロプログラム制御装置。