JPH0444290B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロ命令の状態遷移（以下、ス
チールという）を制御する処理装置に係り、特
に、１回の制御メモリ（以下、CSという）アク
セスで複数のマイクロ命令を読出して実行する装
置において、任意の時点でスチールおよび再開制
御を行わせるのに好適なマイクロプログラム制御
装置に関する。

〔従来の技術〕

従来技術によるマイクロプログラム制御装置
は、１回のCSアクセスで１個のマイクロ命令を
読出し、この命令を実行中次のCSアクセスを行
うことでマイクロプログラムの実行を行つてい
る。

第９図は、従来技術によるマイクロプログラム
制御装置の動作を説明するタイムチヤートであ
り、この従来技術では、CSアクセスのサイクル
時間と、命令実行のサイクル時間が等しく、１つ
のサイクル時間内で次の命令を読出すためにCS
アクセスを行うとともに、前のサイクル時間で読
出したマイクロ命令の実行を行つている。第９図
には、このようにして、順次アクセスされ実行さ
れるCSアドレスと、マイクロ命令の実行アドレ
スの関係が示されている。このような従来技術で
は、前述したように、CSアクセスのサイクル時
間と、１つの命令を実行する命令実行のサイクル
時間が等しく、CSアドレスと命令実行アドレス
とが等しいため、スチール要因が発生した場合に
は、そのとき実行しているマイクロ命令の実行ア
ドレスか、または、スチール要因が発生した時点
の処理が無効処理（ダミー）中であれば、次の
CSアドレスを退避、保持しておき、リターン指
令があつたとき、退避したアドレスに基づいて、
CSアドレスを回復し、元の処理を再開すること
は、比較的容易であつた。

このような従来技術は、例えば、「マイクロプ
ログラミング」（荻原 宏著、産業図書K.K.昭和
52年４月19日発行）に開示されている。

〔発明が解決しようとする問題点〕

近年、演算処理のための半導体技術の進歩によ
り、CSアクセス時間に比べ、命令実行時間が飛
躍的に短縮され、１回のCSアクセスのサイクル
時間内に、複数のマイクロ命令の実行が可能にな
つている。このため、１回のCSアクセスで、複
数のマイクロ命令を同時に読出し、この複数のマ
イクロ命令を次のCSアクセスのサイクル時間内
に順次実行してゆくことにより、CSアクセス時
間によるマイクロ命令実行開始時間の遅れを少な
くするマイクロプラグラム制御方式が提案されて
いる。

第２図は、前述のマイクロプラグラム制御方式
の動作を説明するタイムチヤートであり、１回の
CSアクセスで、２個のマイクロ命令を読出し、
この２個のマイクロ命令を次のCSアクセスサイ
クル時間内の２個の命令実行サイクル、EVNサ
イクルとODDサイクルで順次実行する例を示し
ている。このような方式で、スチール要因が発生
し、これを受付ける場合、CSアドレスと命令実
行アドレスは一致していないため、すなわちCS
アドレスをそのまま命令実行アドレスとすること
ができないため、従来方式と同様にしてスチール
要求を受付けることができないという問題点があ
つた。特に、ODDサイクルの命令は、その実行
アドレスが存在しないため、ODDサイクルの命
令実行中には、全くスチールを受付けることがで
きず、EVNサイクルの命令実行中にのみ、スチ
ールの受付けが可能であつた。このため、前述の
方式において、EVNサイクルの命令実行中のみ、
スチールの受付けを可能とするという制限を設け
て、マイクロプログラム制御を行うと、ODDサ
イクルでの命令実行での演算ループ（自己ルー
プ）等が、スチール禁止時間が長すぎて、Ｉ／Ｏ
オーバーランを起す恐れがあるという理由で、で
きなくなり、使用上の制限が増し、性能低下を招
くという問題点があつた。

本発明の目的は、前述のような、１回のCSア
クセスで複数のマイクロ命令を読出し、このマイ
クロ命令を順次実行するマイクロプログラム制御
方式において、任意の時点でスチールを受付け、
再開を行うことができるマイクロプログラム制御
方式を提供することにある。

〔問題点を解決するための手段〕

本発明によれば、前記目的は、１回のCSアク
セスにより同時に読出した複数のマイクロ命令の
各々を識別するための実行サイクルフラグと、マ
イクロ命令のスチールが発生したときの戻り先を
保持するため、そのときのCSアドレスと実行サ
イクルを保持する退避レジスタと、マイクロ命令
のスチール先での処理終了時に、元の処理を再開
させるため、退避レジスタに保持したCSアドレ
スによりCSからマイクロ命令を読出し、また、
退避レジスタに保持した実行サイクルフラグと読
出したマイクロ命令の実行状態が一致するまで、
マイクロ命令の実行を無効にする手段を持つ状態
制御部とを備えることにより達成される。

〔作用〕

実行サイクルフラグは、１回のCSアクセスに
より同時に読出した複数のマイクロ命令の各々を
識別することができるため、スチール発生時の戻
り位置を認識できる。

退避レジスタは、スチール発生時の制御メモリ
アドレスと、その再開位置を示す前記実行サイク
ルフラグを退避、保持しているので、スチール先
での処理終了時、この退避レジスタの内容により
元のCSアドレスによりCSへのアクセスを可能と
する。

状態制御部は、再開するマイクロ命令の実行位
置まで、同時に読出されたマイクロ命令を無効に
するダミー信号を発生し、任意時点のマイクロ命
令の実行再開を保証する。

〔実施例〕

以下、本発明によるマイクロプログラム制御装
置の実施例を図面について詳細に説明する。

第１図は本発明によるマイクロプログラム制御
装置の一実施例を示す論理ブロツク図、第２図は
本発明の前提条件となる動作を説明するタイムチ
ヤート図、第３図は第１図における実行サイクル
フラグに関する論理と動作タイムチヤート図、第
４図はスチール動作の論理と動作タイムチヤート
図、第５図は状態制御部の論理ブロツク図、第６
〜８図は状態制御部の動作を説明するタイムチヤ
ート図である。第１，３，４，５図において、１
はCSアドレス作成制御回路、２はCS、３はデコ
ーダ回路、４は実行サイクルフラグ、５はスチー
ル制御回路、６は退避レジスタ、７は状態制御
部、８はセレクタである。

第１図において、CSアドレス作成制御回路１
は、マイクロ命令実行中に分岐タイプにより次に
分岐するCSアドレスを作成し、CS２をアクセス
する。CS２は、マイクロ命令を格納しており、
読出したマイクロ命令をデコーダ回路３に渡す。
デコーダ回路３は、読出されたマイクロ命令の分
岐タイプをデコードし、次のCSアクセス起動信
号またはリターン指令信号を作る。実行サイクル
フラグ４は、すでに第２図で説明した、１回の
CSアクセスで読出された２個のマイクロ命令の
実行サイクルであるEVNサイクルとODDサイク
ルを識別するフラグである。スチール制御回路５
は、外部または他のユニツトからの割込み要求を
制御する。退避レジスタ６は、スチール要求があ
つたとき、そのときのCSアドレスおよび実行サ
イクルフラグの情報を退避、保持し、リターン指
令があつたときには、この情報をCSアドレス作
成制御回路１に与える。状態制御部７は、同時に
読出した複数のマイクロ命令の実行状態を認識
し、リターン指令を受けたとき、退避レジスタに
退避、保持した実行サイクルフラグと一致するま
で、マイクロ命令の実行を無効にするダミー信号
を作る。

以下、第１図に示す本発明の実施例の動作を説
明する。

CSアドレス作成制御回路１は、デコーダ回路
３より、次に読出すCSアクセス起動信号を受取
り、CSアドレスを作成してCS２をアクセスす
る。CS２から次のマイクロ命令が読出され、デ
コーダ回路３に送られる。デコーダ回路３は、再
び次のアクセス起動信号を作り、CSアドレス作
成制御回路１に送る。本発明は、このような動作
を繰返してマイクロ命令の実行を行うものであつ
て、この点で従来技術の場合と同じであり、第２
図によりすでに説明したように、１回のCSアク
セスに対して、２個のマイクロ命令を読出し、次
のCSアクセスのサイクル時間内の２個のマシン
サイクル、すなわちEVNサイクルと、ODDサイ
クルでマイクロ命令の実行が行われる点で従来技
術と異なり、この点が本発明の前提となる。

このEVNサイクルと、ODDサイクルを識別す
る実行サイクルフラグ４は、CSアドレスの付加
情報となるものであつて、その詳細は第３図によ
り後に説明する。

スチール制御回路５は、スチール要求を検知す
ると、そのときのCSアドレス作成制御回路１か
ら得たCSアドレスと、実行サイクルフラグ４の
情報とを一緒に退避レジスタに退避、保持させ
る。この動作の詳細は第４図により後に説明す
る。

状態制御部７は、デコーダ回路３からCSアク
セス起動信号を受取り、CS２の実行ステータス
を監視し、CS２から一緒に読出されたEVN側と
ODD側のマイクロ命令のどちらかを選択する選
択信号をデコーダ回路３に送る。さらに、状態制
御部７は、デコーダ回路３よりスチールのリター
ン指令を受取つたとき、退避レジスタ６内の実行
サイクルフラグと一致するか否かを判定し、不一
致ならば、ダミー信号を送りマイクロ命令の演算
実行を抑止する。これらの動作の詳細は第６図に
より後に説明する。

第３図は、第１図で示した実行サイクルフラグ
４の動作論理とその動作タイムチヤートを示す。

第３図において、アクセス起動信号は、CSア
ドレス作成制御回路１と、セレクタ８のセレクト
信号端子Ｓに入力される。セレクタ８の入力信号
端子A0にはCSアドレス作成制御回路１からその
実行サイクルフラグが入力されるが、通常ローレ
ベル信号“０”である。なぜなら、CSアドレス
は、２マシンサイクに１回の割合で更新され、１
回のCSアクセスで同時に読出された２個のマイ
クロ命令の各々を識別するアドレスがなく、常に
EVNサイクルを示すためである。但し、リター
ン指令があり、第１図で説明した退避レジスタ６
の内容が入力され、これによりODDサイクルか
らの再開が行われる場合には、ハイレベル信号
“１”となる。セレクタ８の入力信号端子A1には
常にハイレベル信号“１”が入力されている。こ
れはODDサイクル実行の識別を、ハイレベル信
号“１”により行うためである。セレクタ８の出
力は、実行サイクルフラグ４の端子Ｄに入力さ
れ、実行サイクルフラグ４は、端子CKに与えら
れるフロツク信号Ｔにより、セレクタ８からの出
力信号にセツトされる。従つて、実行サイクルフ
ラグ４の出力実行サイクルフラグＺは、通常、タ
イムチヤートａで示すように、タイミング信号Ｔ
に同期して、“０”と“１”の繰返し信号となり、
実行サイクルのEVNサイクルのとき“０”、
ODDサイクルのとき“１”となる。また、実行
サイクルフラグＺのｂに示すタイムチヤートは、
ODDサイクルでのリターン指令があり、退避レ
ジスタに保持されていた実行サイクルフラグが
CSアドレス作成回路１に入力され、Ｋ点でセレ
クタ８の入力信号端子A0にハイレベル信号“１”
が入力れた場合を示している。

第４図は、スチール動作の際、そのときのCS
アドレスと、実行サイクルフラグ４の情報とを一
緒に退避レジスタ６に退避、保持する動作を説明
する論理と動作タイムチヤートである。

第４図において、ダミー要因と、スチール要求
およびスチールレベルの各信号は、論理積が取ら
れ、さらにタイミング信号と論理積を取つて退避
レジスタ６のクロツク端子CKに入力される。退
避レジスタ６は、Ａ，Ｂ部により構成され、Ａ部
にはCSアドレス作成制御回路１からのCSアドレ
スが、Ｂ部には実行サイクルフラグ４の実行サイ
クルフラグが入力される。図示タイムチヤート
は、実行アドレス100番地のODDサイクルのマイ
クロ命令実行時ｃ点でスチール要求が発生した場
合を示している。従つて、この場合、退避レジス
タ６のＡ部、Ｂ部には、それぞれ100番地と“１”
が退避、保持される。つまり、リターン後の再開
アドレスは、100番地のODDサイクルであること
を意味する。また、いま仮に、スチール要求があ
つた100番地のODDサイクルにダミー要因があつ
たとする。このようなダミー要因は、このODD
サイクルが無効であることを意味し、この前の
EVNサイクルのマイクロ命令がテスト命令等で
テスト成立時等に表われる。このような、無効サ
イクルでスチール要求があつた場合、退避レジス
タ６のクロツク端子CKに与えられる信号は１サ
イクル遅れ、該レジスタ６のＡ部、Ｂ部には、ｄ
点で示す次の実行アドレス101番地とEVNサイク
ルを示す実行サイクルフラグ“０”が退避、保持
される。

第５図は、状態制御部７の論理ブロツク図であ
り、特にスチールリターン指令時の再開制御論理
を説明するものであり、第６，７，８図は、その
動作タイムチヤートである。

第５図において、Q₁〜Q₃，E₁〜E₃およびS₁〜
S₃は、それぞれ１ビツトの制御ラツチで、１マシ
ンサイクル毎に更新される。Q₁〜Q₃は、CSアク
セス状態を表わし、E₁〜E₃は、命令実行状態を
表わす。E₁はEVNサイクル、E₃はODDサイクル
を表わし、E₂は同時に読出されたEVNサイクル
とODDサイクルのマイクロ命令の選択信号とし
て用いられる。S₁〜S₃は、スチール要求の保持に
用いられ、マイクロ遷移状態の優先権を取る信号
を作る。

第６図は、スチール要求がEVNサイクルで同
期して発生した場合について示している。この場
合、各制御ラツチは、CSアクセス起動から順次
情報を乱れなく伝えてゆくことができる。このこ
とは、単にスチール要求をEVNサイクルでしか
受付けないか、または、従来技術のような毎サイ
クルアクセスでは、このような制御ラツチを用い
た情報監視を必要としないことを意味している。
第６図の矢印は、制御ラツチE₂の出力が実行サ
イクルをEVNサイクルからODDサイクルに切換
えているたと（第５図のマイクロ選択信号）、制
御ラツチQ₁，Q₃，E₂の出力が制御ラツチE₁を制
御していること（第５図のゲートa′）、制御ラツ
チE₁，S₂の出力が制御ラツチE₂を制御している
こと（第５図のゲートa″）を示している。

第７図は、スチール要求がODDサイクルで同
期して発生した場合について示している。いま、
Ｋ点でスチール要求が発生すると、このスチール
要求は、制御ラツチQ₁をアクセス起動と連続し
て“１”に保持する。このため、スチール要求が
発生した次の実行サイクルで“１”とされるべき
制御ラツチE₁は“１”とされることがなく、こ
の実行サイクルをダミーとする。すなわち、Ｋ点
でスチール要求が発生すると、制御ラツチE₁〜
E₃が、このスチール要求を優先させ、その前の
CSアクセス起動の要求をキヤンセルした形とす
る。これは、制御ラツチS₁〜S₃の働きにより、
CSアクセス起動とスチール要因が連続した場合、
１実行サイクル遅れてダミーが生じることを表わ
している。このような遅れを認識するため、前述
のように働く各種制御ラツチが、各種状態を監視
する。

第８図は、リターン指令時の再開制御を説明す
るタイムチヤートである。第５図において、リタ
ーン指令があると、そのリターン指令がデイレイ
回路で遅延され、その遅延信号と、退避レジスタ
６のＢ部に保持されていた実行サイクルフラグ
と、制御ラツチE₁の出力信号との論理積が取ら
れ、ダミー要求信号が出力される。いま、スチー
ルレベルの200番地の命令実行サイクルのEVNサ
イクルでリターン指令が発せられたものとする。
このリターン指令は、マイクロ命令の分岐タイプ
として発せられてもよく、コントロール指令であ
つてもよい。リターン指令の前のスチール要求
が、ノーマルレベルにおいて、100番地のODDサ
イクルで発せられていれば、退避レジスタ６のＡ
部とＢ部には、それぞれ、100番地と、ODDサイ
クルを示す“１”が保持されている。リターン指
令が発せられると、この退避レジスタ６内のCS
アドレス100番地でCSアクセスを行い、この100
番地のEVNサイクルの状態を示す制御ラツチE₁
が“１”のとき、前述した論理積が“１”となつ
てダミー要求信号が発せられる。これにより、
100番地のEVNサイクルが無効とされ、ODDサ
イクルからマイクロ命令の実行が再開される。こ
のEVNサイクルの無効は、演算実行の無効化で
あり、次のCSアクセスの準備は通常と同様に行
われる。

前述した本発明の実施例では、１回のCSアク
セスにより同時に読出されるマイクロ命令を２個
としたため、各マイクロ命令を識別する実行サイ
クルフラグを１ビツトとしたが、１回のCSアク
セスにより同時に読出されるマイクロ命令の数を
２個以上とすることも可能であり、その場合、実
行サイクルフラグは、同時に読出されるマイクロ
命令の数に見合つたビツト数とすることができ
る。また、実行サイクルフラグをマイクロフイー
ルドに割当てることも可能である。さらに、前述
した実施例では、状態制御部の各制御ラツチも、
１回のCSアクセスにより読出されるマイクロ命
令の数２個に見合つたビツト数しか設けられてい
ないが、これも、１回のCSアクセスにより読出
される２個以上のマイクロ命令の数に見合つた数
とすることができる。この制御ラツチは、本発明
の目的のみならず、他の制御、例えば、マイクロ
命令リトライ制御等に用いることも可能である。

〔発明の効果〕

以上説明したように、本発明によれば、１回の
制御メモリアクセスで複数のマイクロ命令を同時
に読出し、次の制御メモリアクセス時間内に、そ
れぞれのマイクロ命令の単位の実行サイクルで、
順次マイクロ命令を実行してゆく処理装置におい
て、任意の時点でマイクロ命令遷移がおきても、
アスセス完了を待たずに直ちに遷移アクセスを行
うことができる。このため、本発明は、従来技術
と同様に任意のマイクロ命令単位で演算ループ
（自己ループ）を行うことができ、自己ループ使
用上の制限をなくすことができるので、処理装置
の性能を低下させることがない。また、制御メモ
リとして低速で安価なメモリチツプを使用して
も、速いマシンサイクルを適用することができ、
ECC等の修正回路の付加がマシンサイクルネツ
クにならない等の効果を有する。

【図面の簡単な説明】

第１図は本発明によるマイクロプログラム制御
装置の一実施例を示す論理ブロツク図、第２図は
本発明の前提条件となる動作を説明するタイムチ
ヤート図、第３図は実行サイクルフラグに関する
論理と動作タイムチヤート図、第４図はスチール
動作の論理と動作タイムチヤート図、第５図は状
態制御部の論理ブロツク図、第６図〜第８図は状
態制御部の動作を説明するタイムチヤート図、第
９図は従来技術によるマイクロプログラム制御装
置の動作を説明するタイムチヤート図である。 １……CSアドレス作成制御回路、２……CS、
３……デコーダ回路、４……実行サイクルフラ
グ、５……スチール制御回路、６……退避レジス
タ、７……状態制御部、８……セレクタ。

Claims (1)

【特許請求の範囲】
1. １ １回の制御メモリアクセスで複数のマイクロ
   命令を同時に読出し、次の制御メモリアクセス時
   間内にそれぞれのマイクロ命令を順次実行する、
   マイクロプログラム制御装置において、同時に読
   出したマイクロ命令の実行順序を識別する実行サ
   イクルフラグと、マイクロ命令の状態遷移が発生
   したとき、制御メモリアドレスと前記実行サイク
   ルフラグを保持する退避レジスタと、マイクロ命
   令の状態遷移先での処理終了時に元の処理を再開
   させるため、保持した制御メモリアドレスにより
   制御メモリからマイクロ命令を読出し、また、保
   持した実行サイクルフラグと読出したマイクロ命
   令の実行状態が一致するまで、マイクロ命令の実
   行を無効にする状態制御部とを備えることを特徴
   とするマイクロプログラム制御装置。