JPS62219058A - 共有メモリの排他制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の目的 産業上の利用分野 本発明は、複数のプロセッサ間で共有される共有メモリ
を備えた情報処理システムで使用される共有メモリの排
他制御に関する。

従来の技術 情報処理システムでは、並行動作する複数のプロセッサ
とこれらによってアクセスされる共有メモリとを備える
ものがある。

このような共有メモリを備えたマルチプロセッサ・シス
テムでは、共有メモリのアクセスに関してなんらかの排
他制御を行わないとデータの整合性を保てなくなる場合
がある。例えば、一つのプロセッサが共有メモリからあ
るデータを読出して変更を加えて共有メモリに書込む間
に、他のプロセッサが同一のデータを読出して変更を加
えて遅れて共有メモリに書込んだ場合、先のプロセッサ
によるデータの変更が無効になる。

上述のようなデータの整合性を確保するための排他制御
方式の一つとして、共有メモリ上の共通データ格納領域
にビジー・フラグを付加し、そのような共有データに変
更を加える場合は、テストアンドセット命令を発行する
方式がある。このテストアンドセット命令は、アクセス
しようとする共有データのフラグをテストし、“、１”
であればビジーと判定してＣＰＵのコンディションコー
ドを“１″として終了する。ソフトウェアは、このテス
トアンドセット命令のあとでコンディションコードをテ
ストし、これが“１”であれば先のテストアンドセット
命令に戻る。従って、プログラムが先へは進まない。ま
たテストアンドセット命令がビジー・フラグをテストし
たとき“Ｏ”であれば、それを“１”とする処理を他の
プロセッサと競合しないような排他制御機構により行な
い、コンディションコードを“０”とする。ソフトウェ
アは、コンディションコードが“０”であることを知っ
て対象データへのアクセス権を得、そのアクセス終了後
はビジー・フラグを“０″に戻す。

発明が解決しようとする問題点 上記ビジー・フラグとテストアンドセット命令による排
他制御方式では、ソフト上の排他制御区間の入口と出口
で必ずテストアンドセットとクリアを実行しなければな
らいが、プログラムの不備によりこの処理が実行されな
くともエラーとしては直接影響が表われず、システムの
機能に影響が出る。このため、このような誤処理に対し
てはデバッグが極めて困難になるという問題がある。

更に、個々のユーザープログラムの作成に際し、共有メ
モリ上のデータをアクセスするためのテストアンドセッ
ト命令による特別な手続きをとらなくてはならないため
、プログラムの作成作業が煩雑になるという問題もある
。

問題点を解決するための手段 上記従来技術の問題点を解決する本発明の排他制御方式
は、共有メモリの各分割領域について排他制御の要否を
示すフラグ、排他制御中の有無を示すフラグ及び排他制
御に基づきこの分割領域を専有中のプロセッサの識別コ
ードの組から成る排他制御情報を格納する排他制御情報
メモリと、この排他制御情報メモリの内容の更新及びこ
の排他制御情報メモリの内容に基づく共有メモリに対す
る各プロセッサのアクセスを制御するメモリアクセス制
御回路とを備えている。

そして、各プロセッサは、 自己の識別コードを表示しつつ前記共有メモリをアクセ
スし、 一つのプロセスの実行が終了するたびにその実行中に専
有した共有メモリの分割領域を前記排他制御情報メモリ
上で解放すると共にその旨を通知する解放通知を他のプ
ロセッサに伝達し、実行中のプロセスが他のプロセッサ
によって専有されている共有メモリの分割領域をアクセ
スしたときには、そのプロセスを中断させ、その実行中
に専有した共有メモリ上の分割領域を前記排他制御実行
メモリ上で解放すると共にその旨を他のプロセッサに通
知し、 この中断の原因となった他のプロセッサにおけるプロセ
スの実行終了に伴う前記解放通知を受けたときには、中
断中のプロセスを実行待ち状態とするように構成されて
いる。

以下、本発明の作用を実施例と共に詳細に説明する。

実施例 第２図は、本発明の一実施例の排他制御方式を適用する
マルチプロセッサ・システムの構成を示すブロック図で
ある。

このマルチプロセッサ・システムは、それぞれ専用メモ
リＩＡ、２Ａを２台のプロセッサ１，２、システムバス
３、共有メモリ４、排他制御情報メモリ５Ａ、排他制御
回路５Ｂ、バスアービタ６を備えている。並行動作する
プロセッサ１と２は、バスアービタ６からシステムバス
３の使用権を取得し、排他制御回路５Ｂを介して共有メ
モリ４をアクセスする。

第３図は、第１図の排他制御回路２Ｂの構成をシステム
バス３、共有メモリ４、排他制御情報メモリ５Ａ共有メ
モリ４との関連において示すブロック図である。

排他制御情報メモリ５Ａは、共有メモリ４の所定単位（
例えば２にワード単位）で分割されたページの番号に対
応するアドレスを有していいる。

すなわち共有メモリ４のＯ〜７ＦＦ番地はページ０であ
り、このページＯに関する排他制御情報が排他制御情報
メモリ５Ａの０番地に格納される。

各ページについての排他制御情報は、そのページの排他
制御の要（“１”）／否（“０”）を表示する１ビツト
の情報、排他制御が必要なページについてはそのページ
を専有中のプロセッサの有（“ｌ”）／無（“Ｏ”）を
表示する１ビツトの情報、そのページがプロセッサ１又
は２によって専有されている場合には専有中のプロセッ
サの番号を表示する２ビツトの識別コードから構成され
ている。

排他制御回路５Ｂは、データレジスタ１１、フリップ・
フロップ１２、照合回路１３、正論理の論理ゲート群１
４〜２０、バッファ群２１〜２３を備え、排他制御情報
メモリの内容の更新と、各プロセッサによる共有メモリ
４へのアクセス関する排他制御を行う。

プロセッサ１．２は、共有メモリ４をアクセスする場合
、まず、システムバス３上のアドレス線３１と３２上に
ページ番号とページ内変位から成るアクセス・アドレス
を送出する。引き続きプロセッサ１．２は、信号線３３
．３４及び３５上にアクセスの種類を指定するリード／
ライト信号。

リクエスト・タイミング及び自プロセッサ番号を送出す
る。

上記ページ番号とリクエスト・タイミングに基づき、排
他制御情報メモリ５Ａからアクセス対象ページの排他制
御情報がデータレジスタ１１に読出され、各フィールド
の排他制御情報が照合回路１３とアンドゲート１３乃至
１７の一つの入力端子に供給される。上記リクエスト・
タイミングは、フリップ・フロップ１２によって１クロ
ックサイクル分遅延され、アンドゲート１４乃至１７の
一つの入力端子にも供給される。

アンドゲート１４の反転入力端子には、データレジスタ
１１に読出された排他制御の要否を表示する情報が供給
されている。アクセス対象のページが排他制御を要しな
い場合には、アンドゲート１４の反転入力端子に“０”
が供給され、アンドゲート１４から出力される“１″が
オアゲート１８と１９を経て共有メモリ４のイネーブル
端子（ＥＮ）に供給され、メモリアクセスが実行される
。

アクセス対象のページが排他制御を要する場合でも他の
プロセッサによって専有されていない場合には、アンド
ゲート１５から出力された“１”がオアゲート１９を経
て共有メモリ４のイネーブル端子（ＥＮ）に供給され、
メモリアクセスが実行される。この場合、排他制御を要
する新たなページがアクセスされたことになるので、ア
ンドゲート１５の“１”出力によってバッファ２２と２
３が起動され、信号線３５上のアクセス元のプロセッサ
番号と、該当ページの専有中を表示する“１”が排他制
御情報メモリ５Ａ内の該当ページ番号に対応するアドレ
スに書込まれ、そのページが排他制御の状態に移行する
。これと同時に、アンドゲート１５の出力“１”が、ア
クセス対象ページの排他制御状態への移行を通知する専
有通知信号として信号線３６上に送出される。

アクセス対象のページが既に専有されている場合でも、
専有中のプロセッサと今回アクセスしたプロセッサが同
一である場合には、照合回路１３からの照合一致信号に
基づきアンドゲート１６の出力が“１”になり、オアゲ
ート１８と１９を経て共有メモリ４のイネーブル端子（
ＥＮ）に供給され、メモリアクセスが実行される。この
場合には、アンドゲート１５の出力は“Ｏ”であり、排
他制御情報メモリ５Ａの更新も専有通知も行われない。

一方のプロセッサによって専有されているページに他方
のプロセッサがアクセスした場合には、照合回路１３か
ら照合不一致の判定信号″０”を反転入力端子に受ける
アンドゲート１７から“１″が出力され、これはアクセ
ス対象のページが他のプロセッサによって既に専有され
ている旨を通知する被専有通知として信号線３７上に送
出される。

プロセッサ１と２は、共有メモリの専有を伴うプロセス
の実行を終了又は中断するたびに、制御メモリアクセス
信号線３９とオアゲート２０を介して排他制御情報メモ
リ５Ａを書込み可能状態としつつ、データバス３８とバ
ッファ２１を介して排他制御メモリ５Ａの該当アドレス
のページ番号と専有中の表示情報をクリアする。

第１図は、第２図と第３図のマルチプロセッサ・システ
ムにおけるプロセッサ１と２の動作の一例を説明するた
めのフローチャートである。

プロセッサ１ではプロセスＩが実行されており、これと
並行してプロセッサ２ではプロセスＡが実行されている
ものとする。

プロセッサ１におけるプロセスＩの実行に伴い、ステッ
プＴ＋で未専有の共有ページがアクセスされると、排他
制御回路５Ｂにおいてそのページがプロセッサ１による
専有状態に移行せしめられると共に、信号線３６を経て
プロセッサ１に専有通。

知が発せられる。この専有通知を受けたプロセッサ１で
は、実行中のプロセスエからオペレーティング・システ
ムに制御が渡る。オペレーティング・システムは、ステ
ップ０．において専有ページ番号が保存したのちプロセ
スＩに制御を戻し、ステップ■２からプロセスＩの実行
が再開される。

この後、プロセッサ２で実行中のプロセスＡがステップ
ＡＩにおいて、上記プロセスＩによって専有されている
ページをアクセスすると、排他制御回路５Ｂからプロセ
ッサ２に上述の被専有通知が発せられる。この被専有通
知を受はプロセッサ２では、実行中のプロセスＡからオ
ペレーティング・システムに制御がわたる。プロセッサ
２のオペレーティング・システムは、ステップＳＩにお
いて、プロセスＡのコンテキストを退避させると共にプ
ロセスＡを実行待ち行列に登録することによってプロセ
スＡの実行を中断させる。この実行待ち行列には、プロ
セスＡの中断の原因となったアクセス対象のページ番号
も登録される。

引き続き、プロセッサ１で実行中のプロセス■や待ち状
態にある他のプロセスとの間のデッドロックを防止する
ため、ステップＳ２において、プロセスＡが専有してい
た全てのページが解放されると共に、プロセッサ２にこ
の専有の解放が通知このプロセッサ２からの解放通知に
基づ（プロセッサ１の動作は、後述するステップＢ２と
８４と同様であるため、この段階では説明を省略する。

この後、ステップＳ３において実行可能プロセスの一つ
が起動され、ステップＢ１において、新たなプロセスＢ
の実行が開始される。

一方プロセッサ１では、実行中のプロセスＩがステップ
Ｉ３で終了するとオペレーティング・システムに制御が
わたり、プロセスＩが専有していた共有メモリ４の全ペ
ージがステップ０２で解放される。引き続き、解放ペー
ジ番号を含む解放通知がステップｏ３でプロセッサ２に
送出される。次のステップ０４で、実行刃プロセスのリ
ストが検索され、実行刃状態にあるプロセスの一つＪが
起動され、ステップＪ、において、プロセスＪの実行が
開始される。

一方、ステップＩの実行の終了に伴うプロセッサ１から
の解放通知を受けたプロセッサ２では、ステップＢｚで
プロセスＢからオペレーティング・システムに制御がわ
たる。プロセッサ２のオペレーティング・システムは、
ステップＳ４において、解放通知に含まれるページ番号
と実行待ち行列中の中断原因ページ番号とを照合するこ
とによりプロセスＡが実行可能になったことを検出し、
これを実行刃リストに登録する。この後、ステップＢ、
において再開されたプロセスＢがステップＢ４で終了す
ると、プロセッサ２のオペレーテイフグ。システムは、
ステップＳ５において、実行化リストに登録されている
プロセスＡを起動し、ステップＡ２でプロセスＡの実行
が再開される。

以上、２台のプロセッサから成るマルチプロセッサ・シ
ステムを例示したが、一般には、３台以上のプロセッサ
から成るマルチプロセッサ・システムにも本発明の排他
制御方式を適用できる。

発明の詳細 な説明したように本発明は、オペレーティング・システ
ムの制御のもとに共有メモリのページと各プロセッサで
実行されるプロセス単位で排他制御を行なう構成である
から、共有データをアクセスするために個々のユーザー
プログラム内に特殊な命令を配置する必要がなくなる。

従って、排他制御に伴うバグも生じなくなり、信頼度の
高いソフトウェアを構成できるという効果が奏される。

すなわち、システムの設計段階において、スケジューラ
や割込みによる制御の移転に関するオペレーティング・
システムの部分を上述のように設定すると共に、排他制
御情報メモリの内容を設定することにより、個々のユー
ザープログラムの作成者は排他制御を全く意識せずに共
有メモリを使用できる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる共有メモリの排他制
御方式におけるプロセッサの動作の一例を説明するため
のフローチャート、第２図は上記実施例が適用されるマ
ルチプロセッサ・システムの構成を示すブロック図、第
３図は上記マルチプロセッサ・システム内の排他制御回
路５Ｂの構成の一例を共有メモリ４、排他制御情報メモ
リ５Ａ及びシステムバス３との関連のもとに示すブロッ
ク図である。 １．２・・プロセッサ、３・・システムバス、４・・共
有メモリ、５Ａ・・排他制御情報メモリ、５Ｂ・・排他
制御回路。

Claims (1)

1. 【特許請求の範囲】 複数のプロセッサと、これらプロセッサからアクセスさ
   れる共有メモリとを備えた情報処理システムにおいて、 前記共有メモリの各分割領域について排他制御の要否を
   示すフラグ、排他制御中の有無を示すフラグ及び排他制
   御に基づきこの分割領域を専有中のプロセッサの識別コ
   ードの組から成る排他制御情報を格納する排他制御情報
   メモリと、この排他制御情報メモリの内容の更新及びこ
   の排他制御情報メモリの内容に基づき共有メモリに対す
   る各プロセッサのアクセスを制御するメモリアクセス制
   御回路とを備え、 各プロセッサは、 自己の識別コードを表示しつつ前記共有メモリをアクセ
   スし、 一つのプロセスの実行を終了するたびにその実行中に専
   有した共有メモリの分割領域を前記排他制御情報メモリ
   上で解放すると共にその旨を通知する解放通知を他のプ
   ロセッサに伝達し、 実行中のプロセスが他のプロセッサによって専有されて
   いる共有メモリの分割領域をアクセスしたときには、そ
   のプロセスを中断させ、その実行中に専有した共有メモ
   リ上の分割領域を前記排他制御実行メモリ上で解放する
   と共に、その旨を他のプロセッサに通知し、 この中断の原因となった他のプロセッサにおけるプロセ
   スの実行終了に伴う前記解放通知を受けたときには、中
   断中のプロセスを実行可能状態とすることを特徴とする
   共有メモリの排他制御方式。