JPH01302448A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置に関し、特に小型計算機におい
て中央処理部（上位プロセッサ）と、入出力装置制御部
（下位プロセッサ）とのプロセッサ間通信方式に関する
。

〔概要〕

本発明は小型計算機の中央処理部（上位プロセッサ）と
入出力装置制御部（下位プロセッサ）とのプロセッサ間
の通信を行う情報処理装置において、 中央処理部が主記憶部の所定のエリアのアドレスをアド
レスレジスタに設定したときセット状態にし、書込バッ
ファ部内の書込みデータが主記憶部に書込まれたときリ
セット状態にし、また通信情報書込中および読出し中の
主記憶部エラー情報を主記憶制御部のエラーレジスタに
セットすることにより、 オーバヘッドを少なくしてシステムのスルーブツトを高
め、効率を向上させるようにしたものである。

〔従来の技術〕

従来、上位と下位プロセッサ間の通信は、主記憶部の所
定のエリア（以下ウィンドウという）を介して行われる
か、または、下位プロセッサのローカルメモリを介して
行われる。このウィンドウを介したプロセッサ間通信は
、同期をとる必要があり、上位プロセッサはウィンドウ
に通信情報を書込んだ後に、下位プロセッサに対しウィ
ンドウアクセスの許可を与える割込発生用命令を実行す
る。この命令により下位プロセッサに割込みが発生し、
ウィンドウアクセスを開始する。

〔発明が解決しようとする問題点〕

こ′の下位プロセッサがウィンドウをアクセスする時点
では、必ず記憶部に前記通信情報が書込まれている必要
がある。最近では、小型計算機分野においてもマイクロ
プロセッサの高性能化に伴い、書込みバッファは“オイ
テキボリ制御”や連続アドレスアクセスによる同時書込
みなどにより書込み動作の高速化を計っている。すなわ
ち、中央処理部は書込みバッファが空であれば、このバ
ッファへの書込み動作で中央処理部サイクルを終了させ
ることができ、また、書込みバッファのデータをすぐさ
ま主記憶部に書込まず、次の中央処理部アクセスが連続
したアドレスの書込動作を期待しである一定時間待たせ
ている。従って、中央処理部が書込む通信情報のデータ
が主記憶部に書込まれたことを確認して、または通信情
報を書込む前に前記オイテキボリ制御を無効にしてリア
ルタイムにメモリに書くモード設定・解除の方法により
同期をとっているため、またこの通信情報書込時、主記
憶部エラーによる割込み処理も非同期の可能性があるた
め、オーバヘッドが増えシステムのスループットを低下
させる欠点があった。

本発明はこのような欠点を除去するもので、オーバヘッ
ドを少なくしてシステムのスループットを高め、効率を
向上させることができる装置を提供することを目的とす
る。

〔問題点を解決するための手段〕

本発明は、メモリバスと入出力制御バスと、マイクロプ
ロセッサ部、キャッシュ部および書込みバッファ部を含
み上記二つのバスに接続された中央処理部と、上記二つ
のバスに接続され、マイクロプロセッサおよびローカル
メモリを含み、それぞれデバイスが接続された複数の入
出力装置制御部とを備え、上記メモリバスには、上記複
数の入出力装置制御部ごとの主記憶部エラー情報を保持
する主記憶制御部を介して主記憶部が接続され、上記入
出力制御バスには、上記中央処理部および上記入出力装
置制御部と上記主記憶部との間のＤＭＡデータ転送を制
御するＤＭＡ制御部が接続された情報処理装置において
、上記主記憶部に対する任意の書込みアドレスをセット
するアドレスレジスタと、このアドレスレジスタに書込
みアドレスが設定されたときにセットされ、書込みアド
レスによる上記書込みバッファ部内の書込みデータが書
込まれたときリセットされる書込制御フリップフロップ
とを含み、上記主記憶制御部に、エラーレジスタを含み
、上記入出力装置制御部に対する情報を上記主記憶部に
書込む手段と、上記入出力装置制御部に対して上記主記
憶部へのアクセス可を通知する手段と、書込制御プログ
ラムがセットされているか否かを確認し、セットされて
いないときには上記入出力装置制御部に対する割込み発
生命令を待ち状態にし、セットされているときには上記
書込制御フリップフロップをリセットして上記割込み発
生命令を実行させる手段と、上記主記憶部の情報および
上記主記憶制御部に格納されているエラー情報を取出し
、エラーがあるときには一上記中央処理部に異常終了を
報告する手段とを含むことを特徴とする。

〔作用〕

中央処理部が主記憶部を介して入出力装置制御部との間
でプロセッサ間通信を行うとき、中央処理部は主記憶部
に入出力装置制御部に対する情報を書込む。つづいて入
出力装置制御部に対して主記憶部へのアクセスできるこ
とを知らせる入出力装置制御部のマイクロプロセッサへ
の割込発生命令を実行させる。このときに、書込制御フ
リップフロップがセットされている間は入出力装置制御
部に対する割込み発生命令を待ち状態にし、書込み制御
フリップフロップのリセット後に割込み発生命令を実行
させて入出力装置制御部から主記憶部へのアクセスを可
能にする。入出力装置制御部は主記憶部内の情報と主記
憶制御部内のエラー情報を引取り、エラーがあれば異常
終了を中央処理部に報告する。

このようにして、メモリバスが効果的に利用され、オー
バヘッドを少なくしシステムのスループッ・トを高め、
装置の稼動効率を向上させることができる。

〔実施例〕

次に、本発明実施例を図面に基づいて説明する。

第１図は本発明実施例の構成を示すブロック図である。

本発明実施例は、メモリバス２００および入出力制御バ
ス２０１に中央処理部１１と、マイクロプロセッサ９１
およびローカルメモリ９２を含み、デバイス１０が接続
された複数の入出力装置制御部９と、メモリバス２００
に接続された複数の入出力装置制御部９ごとの主記憶部
エラー情報を保持するエラーレジる夕２１を含む主記憶
制御部２と、この主記憶制御部２に接続された主記憶部
１と、入出力制御バス２０１に接続された中央処理部１
１および入出力装置制御部９と主記憶部１との間のＤＭ
Ａデータ転送を制御するＤＭＡ制御部８とを備える。

中央処理部１１は、マイクロプロセッサ部３と、キャッ
シュ部４と、書込みバッファ部５と、主記憶部１に対す
る任意の書込みアドレスをセットするアドレスレジスタ
７と、このアドレスレジスタ７に書込みアドレスが設定
されるときにセットされ、書込アドレスによる書込みバ
ッファ部５内の書込みデータが書込まれたときリセット
される書込み制御フリップフロップ６とを含む。

このように構成された本発明実施例の動作について説明
する。第２図は本発明実施例の動作の流れを示す流れ図
である。

１０１は主記憶部アクセスアドレス、１０２はアドレス
レジスタ７および書込み制御フリップフロップ６０セツ
ト信号、１０３は書込み制御フリップフロップ６の出力
信号、１０４．１０５はＤＭＡ制御部８のリクエストお
よｄアクノリッジ信号である。

１０６はアドレスレジスタの出力信号である。

以下、本発明実施例装置の動作について説明する。中央
処理部１１のマイクロプロセッサ部３が主記憶部１に対
して、プロセッサ間通信情報の書込みを開始すると、書
込みバッファ５に書込み情報がセットされマイクロプロ
セッサ部３の書込みサイクルは終了する。この書込みデ
ータは一定時間経過後主記憶部１に書込まれるか、また
はその時間内ニマイクロブロセッサ部３から次の書込み
アクセスが実行されたとき、すでに書込みバッファ部５
内のデータのアドレスと連続したアドレスによるアクセ
スであれば、両データは同時に主記憶部１に書込まれる
。連続したアドレスでなければ、最初のデータが先ず主
記憶部１に書込まれ、次の書込みサイクルは書込みバッ
ファが空くまで待たされる。

書込みバッファ部５は、主記憶部１へのアクセス時、Ｄ
ＭＡ＋Ｊクエスト信号１０４をＤＭＡ制御部８に出力し
、ＤＭＡアクノリッジ信号１０５を受取った時点で主記
憶部１に対して書込み動作を開始する。書込制御フリッ
プフロップ６は、書込アドレスがアドレスレジスタ７に
セットされるときに同時にセットされ、主記憶部アクセ
スアドレス１０１とアドレスレジスタ７の内容が一致し
たときリセットされる。

アドレスレジスタ７にはマイクロプロセッサ３によりウ
ィンドウの最後のアドレスがセットされる。このとき書
込制御フリップフロップ６も同時にセットされる。マイ
クロプロセッサ部３は通信情報を主記憶部１に書き終え
ると、すなわち最後のデータを書込みバッファ部５に書
込むと入出力装置制御部９に対して、マイクロプロセッ
サ９１に割込みを起こさせるための割込発生命令をバス
２０１を介して実行する。

このとき、その命令は書込制御フリップフロップ６がセ
ットされている間は、入出力制御バス２０１への出力が
抑止され実行待ち状態となる。書込制御フリップフロッ
プ６が最終書込みデータ実行時リセットされると、前記
待ち状態の割込み発生命令が実行される。入出力装置制
御部９０マイクロプロセツサ部９１は割込みを受付ける
と、主記憶部１のウィンドウに対してアクセスを開始す
る。入出力装置制御部９はメモリバス２００を介して主
記憶部１より通信情報と、エラーレジスタ２１からエラ
ー情報を引取り、その内容に従って以降動作実行する。

通信情報書込中の主記憶部エラーは、主記憶制御部２の
エラーレジスタ２１にセットされる。人出　４力装置制
御部９がこの情報を引き取ったとき、エラーが立ってい
ればマイクロプロセッサ部３に対して、読出し中のエラ
ーと併せて異常終了を報告する。

〔発明の効果〕

以上説明したように、本発明によれば、中央処理部がウ
ィンドウのアドレスをアドレスレジスタに設定したとき
セットされ、書込バッファ部内の書込みデータが主記憶
部に書込まれたときリセットされる書込制御フリップフ
ロップを設けることにより、ソフトウェアは書込みバッ
ファのオイテキボリ制御を意識することなくプログラム
でき、オーハヘットヲ少す＜シてシステムのスルーフ、
ットを高めることができる。

また、通信情報書込中および、読出し中の主記憶部エラ
ー情報を主記憶制御部のエラーレジスタにセットするこ
とにより、他入出力装置制御部への影響を最小限に食い
止め、システムの効率を高める効果がある。

【図面の簡単な説明】

第１図は本発明実施例の構成を示すブロック図。 第２図は本発明実施例の動作の流れを示す流れ図である
。 １・・・主記憶部、２・・・主記憶制御部、３・・・マ
イクロプロセッサ部、４・・・キャッシュ部、５・・・
書込みバッファ部、６・・・書込制御フリップフロップ
、７・・・アドレスレジスタ、８・・・ＤＭＡ制御部、
９・・・入出力装置制御部、１０・・・デバイス、１１
・・・中央処理部、９１・・・マイクロプロセッサ、９
２・・・ローカルメモリ、１０１・・・主記憶部アクセ
スアドレス、１０２・・・書込信号、１０３・・・フリ
ップフロップ出力信号、１０４・・・ＤＭＡリクエスト
信号、１０５・・・ＤＭＡアクノリッジ信号、１０６・
・・アドレスレジスタ出力信号、２００・・・メモリバ
ス、２０１・・・入出力制御バス。

Claims (1)

1. 【特許請求の範囲】 １、メモリバスと、 入出力制御バスと、 マイクロプロセッサ部、キャッシュ部および書込みバッ
   ファ部を含み上記二つのバスに接続された中央処理部と
   、 上記二つのバスに接続され、マイクロプロセッサおよび
   ローカルメモリを含み、それぞれデバイスが接続された
   複数の入出力装置制御部と を備え、 上記メモリバスには、上記複数の入出力装置制御部ごと
   の主記憶部エラー情報を保持する主記憶制御部を介して
   主記憶部が接続され、 上記入出力制御バスには、上記中央処理部および上記入
   出力装置制御部と上記主記憶部との間のＤＭＡデータ転
   送を制御するＤＭＡ制御部が接続された情報処理装置に
   おいて、 上記中央処理部に、 上記主記憶部に対する任意の書込みアドレスをセットす
   るアドレスレジスタ（７）と、 このアドレスレジスタに書込みアドレスが設定されたと
   きにセットされ、書込みアドレスによる上記書込みバッ
   ファ部内の書込みデータが書込まれたときリセットされ
   る書込制御フリップフロップ（６）と を含み、 上記主記憶制御部に、エラーレジスタ（２１）を含み、 さらに上記中央処理部は、 上記入出力装置制御部に対する情報を上記主記憶部に書
   込む手段と、 上記入出力装置制御部に対して上記主記憶部へのアクセ
   ス可を通知する手段と、 書込制御プログラムがセットされているか否かを確認し
   、セットされていないときには上記入出力装置制御部に
   対する割込み発生命令を待ち状態にし、セットされてい
   るときには上記書込制御フリップフロップをリセットし
   て上記割込み発生命令を実行させる手段と、上記主記憶
   部の情報および上記主記憶制御部に格納されているエラ
   ー情報を取出し、エラーがあるときには上記中央処理部
   に異常終了を報告する手段と を含む ことを特徴とする情報処理装置。